Генерация тактового сигнала

Часть раздела Основы путешествия по Verilog на Coddy. Урок 71 из 90.

Тактовый сигнал — это сигнал, который регулярно переключается между 0 и 1. Тактовые сигналы необходимы для последовательной логики, например для триггеров и счётчиков.

Зачем генерировать тактовый сигнал

В тестовых стендах для проверки последовательностных схем нужен тактовый сигнал. Он управляет работой триггеров, регистров и конечных автоматов.

Способы создания тактового сигнала

Способ	Описание
`always` с задержкой `#`	Самый распространённый способ
Цикл `forever`	Альтернативный способ
Цикл `repeat`	Для фиксированного числа циклов

Способ 1: Блок always с задержкой

reg clk;

initial begin
  clk = 0;
end

always #5 clk = ~clk;

clk = 0 в момент времени 0
Каждые 5 единиц времени clk переключается

Период = 10 единиц времени
Частота = 1/10 = 0.1 на единицу времени

Способ 2: бесконечный цикл

reg clk;

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

Тот же результат, что и при использовании метода always.

Метод 3: Повторение в течение заданного числа циклов

reg clk;

initial begin
  clk = 0;
  repeat (10) begin
    #5 clk = ~clk;
  end
end

Генерирует ровно 10 фронтов тактового сигнала (5 полных циклов), затем останавливается.

Задание

Добавьте недостающий код, чтобы создать тактовый сигнал, который переключается каждые 4 единицы времени (период = 8 единиц времени).

Что нужно сделать:

Инициализируйте clk значением 0 в момент времени 0 с помощью блока initial
Используйте блок always с задержкой, чтобы переключать clk каждые 4 единицы времени

Попробуйте сами

module clock_challenge;
  reg clk;
  
  // TODO: Шаг 1 — добавьте блок initial, чтобы установить clk = 0
  
  
  // TODO: Шаг 2 — добавьте блок always, чтобы переключать clk каждые 4 единицы времени
  

  initial begin
    $monitor("Time %0t: clk = %b", $time, clk);
    #20;
    $display("Clock generated for 20 time units");
    $finish;
  end
endmodule