Sensitivity List
Часть раздела Основы путешествия по Verilog на Coddy. Урок 48 из 90.
Список чувствительности сообщает блоку always, when to execute. Он записывается внутри скобок после символа @.
Список чувствительности — это набор сигналов или событий, которые запускают блок always. Когда любой сигнал в списке changes, блок executes.
Синтаксис:
always @(sensitivity_list) begin
// Код выполняется, когда сигналы в списке изменяются
endТипы списка чувствительности
| Тип | Синтаксис | Когда выполняется блок |
|---|---|---|
| Все signals (Combinational) | always @(*) | when любой сигнал внутри changes |
| Конкретные signals | always @(a or b) | when a или b changes |
| Триггер по фронту (Sequential) | always @(posedge clk) | При rising edge сигнала clock |
| Несколько фронтов | always @(posedge clk or posedge reset) | При edge сигнала clock или edge сигнала reset |
Вариант 1: Все сигналы (*)
Самый безопасный и наиболее распространённый вариант для комбинационной логики.
always @(*) begin
out = a & b; // Выполняется, когда a или b изменяются
end* автоматически включает все signals, прочитанные в блоке.
Вариант 2: Specific signals
always @(a or b) begin
out = a & b; // Выполняется, когда a или b изменяются
endЕсли вы забудете сигнал, выходной сигнал не обновится в симуляции, когда этот сигнал изменится, поэтому симуляция больше не будет соответствовать синтезированному аппаратному обеспечению.
Вариант 3: Триггер по фронту (posedge)
always @(posedge clk) begin
q <= d; // Выполняется по переднему фронту тактового сигнала
endИспользуйте posedge для rising edge, negedge для falling edge.
Вариант 4: несколько фронтов
always @(posedge clk or posedge reset) begin
if (reset)
q <= 0;
else
q <= d;
endВыполняется по фронту clock или по фронту reset.
Распространённые ошибки
| Ошибка | Почему это неправильно |
|---|---|
always @(a or b or c), но используется d | Отсутствует d → в симуляции output устаревает (несоответствие симуляции и синтеза) |
always @(posedge clk or reset) | Для reset отсутствует posedge |
always @(clk) | Для flip-flop следует использовать posedge clk |
Задание
Что нужно сделать:
- Добавь правильный список чувствительности, чтобы этот flip-flop работал. Блок должен выполняться по rising edge сигнала
clk.
Попробуйте сами
module flipflop (
input clk,
input d,
output reg q
);
always @(______) begin
q <= d;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog