Список чувствительности

Часть раздела Основы путешествия по Verilog на Coddy — урок 48 из 90.

Список чувствительности сообщает блоку always, когда выполнять код. Он записывается в круглых скобках после символа @.

Список чувствительности — это набор сигналов или событий, которые запускают блок always. Когда любой сигнал в списке изменяется, блок выполняется.

Синтаксис:

always @(sensitivity_list) begin
  // Код выполняется при изменении сигналов в списке
end

Типы списков чувствительности

Тип	Синтаксис	Когда выполняется блок
Все сигналы (комбинационная логика)	`always @(*)`	При изменении любого внутреннего сигнала
Конкретные сигналы	`always @(a or b)`	При изменении `a` или `b`
Триггер по фронту (последовательностная логика)	`always @(posedge clk)`	По переднему фронту тактового сигнала
Несколько фронтов	`always @(posedge clk or posedge reset)`	По фронту тактового сигнала или фронту сброса

Вариант 1: Все сигналы `(*)`

Самый безопасный и распространенный вариант для комбинационной логики.

always @(*) begin
  out = a & b;   // Выполняется при изменении a или b
end

Символ * автоматически включает все сигналы, считываемые в блоке.

Вариант 2: Конкретные сигналы

always @(a or b) begin
  out = a & b;   // Выполняется при изменении a или b
end

Если вы забудете сигнал, вы получите защелку (непреднамеренную память).

Вариант 3: Триггер по фронту (posedge)

always @(posedge clk) begin
  q <= d;        // Выполняется по переднему фронту тактового сигнала
end

Используйте posedge для переднего фронта, negedge для заднего фронта.

Вариант 4: Несколько фронтов

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

Срабатывает по фронту тактового сигнала или фронту сброса.

Распространенные ошибки

Ошибка	Почему это неверно
`always @(a or b or c)`, но используется `d`	Отсутствует `d` → защелка (latch)
`always @(posedge clk or reset)`	Отсутствует `posedge` для reset
`always @(clk)`	Следует использовать `posedge clk` для триггеров (flip-flops)

Задание

Что нужно сделать:

Добавьте правильный список чувствительности (sensitivity list), чтобы этот триггер заработал. Блок должен срабатывать по переднему фронту clk.

Шпаргалка

Список чувствительности следует за @ и определяет, когда выполняется блок always:

always @(sensitivity_list) begin
  // выполняется при изменении перечисленных сигналов
end

Тип	Синтаксис	Срабатывает, когда
Все сигналы	`always @(*)`	Любой считываемый сигнал изменяется
Конкретные сигналы	`always @(a or b)`	Изменяется `a` или `b`
Передний фронт	`always @(posedge clk)`	Передний фронт `clk`
Несколько фронтов	`always @(posedge clk or posedge reset)`	Срабатывает любой из фронтов

Используйте @(*) для комбинационной логики; используйте posedge/negedge для последовательностной логики:

// Комбинационная логика
always @(*) begin
  out = a & b;
end

// Последовательностная логика (триггер с асинхронным сбросом)
always @(posedge clk or posedge reset) begin
  if (reset) q <= 0;
  else       q <= d;
end

Распространенные ошибки: пропуск сигнала в конкретном списке приводит к созданию защелки (latch); написание always @(clk) вместо always @(posedge clk) для триггеров; пропуск posedge перед reset в списке с несколькими фронтами.

Попробуйте сами

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule

Проверьте себя

В этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.

Все уроки раздела Основы

1Введение

Что такое Verilog Hardware против Software Уровни абстракции проектирования Ваш первый модуль Комментарии

4Операторы. Часть 1

Арифметические операторы Оператор остатка от деления Операторы сравнения Повторение: простая математика Побитовые операторы

7Оператор Assign и логические вентили

Непрерывное присваивание Assign с операторами Встроенные примитивы вентилей Вентили AND, OR, NOT Вентили XOR, XNOR Итоги: Схемы на логических вентилях

10Принятие решений

Оператор if Конструкция if - else Повторение: простой компаратор Оператор case Операторы casex и casez Повторение: проектирование ALU

13Тайминг и задержки

Что такое задержки Задержки вентилей Задержки в присваиваниях Директива Timescale Генерация тактового сигнала Итоги — управление таймингом

16Финальные испытания

4-разрядный счётчик Проектирование дешифратора Сдвиговый регистр

2Типы данных

Тип Wire Тип Reg Integer и Real Векторы Массивы Параметры Итоги — объявление сигналов

5Операторы. Часть 2

Логические операторы Операторы редукции Операторы сдвига Оператор конкатенации Условный оператор Повторение — Испытание по операторам

8Проект полусумматора

Написание модуля Проектирование логики

Написание Testbench

11Циклы

Цикл For Цикл While Цикл Repeat Цикл Forever Инструкция Disable Повторение: Паттерны циклов

14Основы Testbench

Что такое Testbench Создание стимулов Display и Monitor Dumpfile и Dumpvars Использование системных задач Итоги: полный Testbench

17UART

Счетчик битов Конечный автомат

Проектирование передатчика

Testbench

3Системы счисления

Двоичное представление Числа с заданным размером Числа без заданного размера Отрицательные числа Специальные значения X и Z Итоги — форматы чисел

6Модули

Структура модуля Входные и выходные порты Порты Inout Инстанцирование модуля Подключение портов по имени Подключение портов по порядку Итоги: создание модуля

9Процедурные блоки

Блок always Блок initialСписок чувствительностиБлокирующее присваивание Неблокирующее присваивание Итоги: always против initial

12Проект: Мультиплексор

Проектирование мультиплексора 2 в 1 Проектирование мультиплексора 4 в 1

Использование оператора Case

15Контроллер светофора

Определение состояний Логика конечного автомата

Настройка времени переходов