Создание экземпляра модуля
Часть раздела Основы путешествия по Verilog на Coddy. Урок 33 из 90.
Создание экземпляра модуля — это процесс создания копии модуля внутри другого модуля. Так создают более крупные схемы, соединяя небольшие компоненты.
После того как вы определили модуль, вы можете использовать его внутри другого модуля. Это называется созданием экземпляра. Каждое такое действие создаёт отдельный экземпляр этого модуля. Представьте, что вы используете чертёж, чтобы создать несколько копий одного и того же компонента.
Базовый синтаксис
module_name instance_name (connections);| Часть | Значение |
|---|---|
module_name | Имя модуля для создания экземпляра |
instance_name | Уникальное имя этой копии |
connections | Сигналы, подключённые к портам модуля |
Простой пример
Шаг 1: Определите модуль
module and_gate (
input a,
input b,
output c
);
assign c = a & b;
endmoduleШаг 2: Создайте его экземпляр в другом модуле
module top (
input x,
input y,
output z
);
and_gate gate1 (x, y, z);
endmoduleВот что происходит в этом коде:
and_gate: имя модуля, который мы хотим использовать (он должен где-то существовать)gate1: уникальное имя, которое мы даём этому конкретному экземпляру(x, y, z): сигналы, которые мы подключаем к портам модуля (в том же порядке, в котором они указаны в определении модуля)
Первый сигнал x подключается к первому порту a. Второй сигнал y подключается ко второму порту b. Третий сигнал z подключается к третьему порту c.
Передавайте по одному сигналу для каждого порта. Verilog также допускает меньшее количество сигналов, даже пустые скобки, но тогда каждый порт без сигнала остаётся неподключённым и ни к чему в вашей схеме не подсоединён. Передавать сигналов больше, чем портов у модуля, — ошибка.
Несколько экземпляров
Можно создать несколько копий одного и того же модуля:
module top;
wire out1, out2;
wire sig1, sig2, sig3, sig4;
and_gate gate1 (sig1, sig2, out1);
and_gate gate2 (sig3, sig4, out2);
endmoduleУ каждого экземпляра есть своё имя (gate1, gate2) и свои соединения. Они работают независимо.
Что происходит при создании экземпляра
- Создаётся копия аппаратного обеспечения
- У каждого экземпляра есть свой набор сигналов
- Экземпляры работают параллельно (одновременно)
- Сигналы, которые вы передаёте, определяют, как экземпляры соединяются с остальной частью вашей схемы
Правила создания экземпляров
| Правило | Почему |
|---|---|
| Имя экземпляра должно быть уникальным | Чтобы различать копии |
| Имя модуля должно существовать | Оно должно быть определено в другом месте |
| Передавайте один сигнал на каждый порт | Порт без сигнала остаётся неподключённым, а сигналов больше, чем портов, — ошибка |
| Порядок подключений должен соответствовать порядку портов | Первый сигнал подключается к первому порту и т. д. |
Задание
Заверши код, создав экземпляр модуля or_gate.
Что нужно сделать:
- Создай экземпляр
or_gateс именем экземпляраor1 - Передай сигналы в правильном порядке:
input_a,input_b,output_y
Попробуйте сами
module or_gate (
input in1,
input in2,
output result
);
assign result = in1 | in2;
endmodule
module top (
input input_a,
input input_b,
output output_y
);
// TODO: Создайте экземпляр or_gate с именем or1
// Передайте сигналы в следующем порядке: input_a, input_b, output_y
// Не используйте синтаксис .port(signal)
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog