Структура модуля

Часть раздела Основы путешествия по Verilog на Coddy. Урок 30 из 90.

Модуль — это базовый строительный блок в Verilog. Каждая конструкция состоит из модулей, соединённых друг с другом для создания более крупных систем.

Модуль — это аппаратный компонент, у которого есть:

Имя
Входы (поступающие сигналы)
Выходы (исходящие сигналы)
Внутренняя логика (что делает модуль)

Представь себе модуль как чип с контактами и внутренней схемой.

Основная структура модуля

Каждый модуль имеет следующую структуру:

module module_name (
  input  signals,
  output signals
);
  
  // Внутренние объявления (провода, регистры и т. д.)
  // Логика (операторы assign, блоки always и т. д.)
  
endmodule

Части модуля

Часть	Назначение
ключевое слово `module`	Начинает определение модуля
`module_name`	Имя модуля
`( )`	Список входных и выходных портов
`input` / `output`	Объявляют направление порта
Тело модуля	Внутренняя логика и соединения
`endmodule`	Завершает определение модуля

Простой пример модуля

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Этот модуль:

Называется and_gate
Имеет два входа (a, b)
Имеет один выход (c)
Содержит одну инструкцию assign, определяющую логику

Правила структуры модуля

Один модуль на файл — распространённая практика
Имя модуля должно описывать его функцию
Порты перечисляются в скобках после имени

Входы всегда являются input (нельзя записывать внутрь)
Выходы — это output (может быть reg или wire)
endmodule должен закрывать модуль

Задание

Заполните пропущенные части, чтобы завершить этот модуль.

Что нужно сделать:

Добавьте имя модуля my_and
Добавьте input для x
Добавьте input для y
Добавьте output для z
Добавьте внутреннюю логику с помощью assign

Попробуйте сами

module ______ (   // Добавьте имя модуля
  input x,       // Добавьте вход
  input y,       // Добавьте вход
  output z       // Добавьте выход
);
  // Добавьте здесь оператор assign (z = x & y)
  
endmodule