Структура модуля

Часть раздела Основы путешествия по Verilog на Coddy — урок 30 из 90.

Модуль — это базовый строительный блок в Verilog. Любой проект строится из модулей, которые соединяются вместе для создания более крупных систем.

Модуль — это аппаратный компонент, у которого есть:

Имя
Входы (входящие сигналы)
Выходы (выходящие сигналы)
Внутренняя логика (то, что модуль делает)

Представьте себе module как микросхему с выводами и внутренней схемой.

Базовая структура модуля

Каждый модуль имеет следующую структуру:

module module_name (
  input  signals,
  output signals
);
  
  // Внутренние объявления (wires, regs и т.д.)
  // Логика (assign statements, always blocks и т.д.)
  
endmodule

Части модуля

Часть	Назначение
ключевое слово `module`	Начинает определение модуля
`module_name`	Имя модуля
`( )`	Список входных и выходных портов
`input` / `output`	Объявляет направление порта
Тело модуля	Внутренняя логика и соединения
`endmodule`	Завершает определение модуля

Пример простого модуля

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Этот модуль:

Имеет имя and_gate
Имеет два входа (a, b)
Имеет один выход (c)
Содержит один оператор assign, определяющий логику

Правила структуры модулей

Один модуль на файл — распространенная практика
Имя модуля должно описывать его функцию
Порты перечисляются в скобках после имени

Входы (Inputs) всегда объявляются как input (в них нельзя производить запись внутри)
Выходы (Outputs) объявляются как output (могут быть reg или wire)
<strong>endmodule</strong> должен закрывать модуль

Задание

Заполните пропущенные части, чтобы завершить этот модуль.

Что нужно сделать:

Добавьте имя модуля my_and
Добавьте input для x
Добавьте input для y
Добавьте output для z
Добавьте внутреннюю логику, используя assign

Попробуйте сами

module ______ (   // Добавьте имя модуля
  input x,       // Добавьте вход
  input y,       // Добавьте вход
  output z       // Добавьте выход
);
  // Добавьте оператор assign здесь (z = x & y)
  
endmodule