Итоги: полный Testbench
Часть раздела Основы путешествия по Verilog на Coddy — урок 78 из 90.
Задание
Это задание проверяет всё, что вы узнали о тестбенчах: стимулы (stimulus), display, monitor, dumpfile, dumpvars и системные задачи. Вам предоставлен модуль вентиля XOR для тестирования.
Что нужно сделать:
Создайте полный testbench, который:
- Объявляет сигналы (
regдля входов,wireдля выхода) - Инстанцирует вентиль XOR с именем
dut - Создает файл временных диаграмм с именем
xor_waveform.vcd - Дампит все сигналы в тестбенче
- Выводит заголовок: "Testing XOR Gate"
- Использует
$monitorдля отслеживания времени (time), x, y и z - Тестирует все четыре комбинации входов (00, 01, 10, 11) с задержкой
#10между каждой - Выводит "Test complete" в конце
- Завершает симуляцию с помощью
$finish
Попробуйте сами
module xor_gate (
input x,
input y,
output z
);
assign z = x ^ y;
endmodule
module testbench;
// TODO: Объявить reg для x и y
// TODO: Объявить wire для z
// TODO: Создать экземпляр xor_gate с именем dut
// Подключить .x(x), .y(y), .z(z)
initial begin
// TODO: Добавить $dumpfile "xor_waveform.vcd"
// TODO: Добавить $dumpvars (0, testbench)
// TODO: Добавить $display "Testing XOR Gate"
// TODO: Добавить $monitor для time, x, y, z
// Формат: "Time %0t: x=%b, y=%b, z=%b"
// TODO: Добавить стимулы для всех четырёх комбинаций
// 00, 01, 10, 11 с задержкой #10
// TODO: Добавить $display "Test complete"
// TODO: Добавить $finish
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам14Основы Testbench
Что такое TestbenchСоздание стимуловDisplay и MonitorDumpfile и DumpvarsИспользование системных задачИтоги: полный Testbench3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial