Recap - Full Testbench

Часть раздела Основы путешествия по Verilog на Coddy. Урок 78 из 90.

Задание

В этом задании проверяются все изученные тобой элементы тестовых стендов: stimulus, display, monitor, dumpfile, dumpvars и системные задачи. Тебе дан модуль XOR-вентиля для тестирования.
Что нужно сделать:

Создай полный testbench, который:

Объявляет сигналы (reg для входов, wire для выхода)
Создаёт экземпляр XOR-вентиля с именем dut
Создаёт файл осциллограмм с именем xor_waveform.vcd
Сохраняет все сигналы в testbench
Выводит заголовок: "Testing XOR Gate"
Использует $monitor для отслеживания времени, x, y и z
Проверяет все четыре комбинации входов (00, 01, 10, 11) с задержкой #10 между каждой
В конце выводит "Test complete"
Завершает симуляцию с помощью $finish

Попробуйте сами

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: Объявите reg для x и y
  
  // TODO: Объявите wire для z
  

  // TODO: Создайте экземпляр xor_gate с именем dut
  // Подключите .x(x), .y(y), .z(z)


  initial begin
    // TODO: Добавьте $dumpfile "xor_waveform.vcd"
    
    // TODO: Добавьте $dumpvars (0, testbench)
    
    // TODO: Добавьте $display "Testing XOR Gate"
    
    // TODO: Добавьте $monitor для time, x, y, z
    // Формат: "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Добавьте стимулы для всех четырёх комбинаций
    // 00, 01, 10, 11 с задержкой #10
    
    // TODO: Добавьте $display "Test complete"
    
    // TODO: Добавить $finish
    
  end
endmodule