Что такое Verilog
Часть раздела Основы путешествия по Verilog на Coddy — урок 1 из 90.
Verilog — это язык описания аппаратуры (HDL), используемый для моделирования, проектирования и симуляции цифровых электронных схем — от простых логических вентилей до сложных процессоров.
В отличие от программных языков программирования, которые выполняются последовательно на ЦПУ, Verilog описывает аппаратное обеспечение, работающее параллельно. Это отраслевой стандарт для проектирования ПЛИС (FPGA) и заказных БИС (ASIC), используемый в таких инструментах, как ModelSim, Vivado и Quartus.
В этом курсе вы изучите Verilog с самого нуля — начиная с базового вывода симуляции, затем создавая комбинационные и последовательностные схемы, и в конечном итоге проектируя реальные модули, такие как счетчики, сдвиговые регистры и интерфейсы UART.
Задание
ЛегкоДобро пожаловать в вашу первую программу на Verilog! Код уже написан для вас.
Что нужно сделать:
- Посмотрите на код — он использует
$displayдля вывода текста, аналогичноprintfв C - Нажмите Run Code, чтобы скомпилировать и протестировать его
- Вы должны увидеть
Hello World!в выводе
Примечание: Каждая программа на Verilog выполняется внутри блока module. Блок initial выполняется один раз в начале симуляции, а $finish завершает её.
Попробуйте сами
module main;
initial begin
$display("Hello World!");
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial