Написание Testbench
Часть раздела Основы путешествия по Verilog на Coddy — урок 82 из 90.
Задание
В этом уроке вы создадите `testbench`, чтобы убедиться, что контроллер светофора работает правильно.
Что нужно сделать:
Создайте `testbench`, который:
- Объявляет сигналы (
regдля `clk` и `reset`,wireдля `red`, `yellow`, `green`) - Создает экземпляр модуля
traffic_lightс именемuut - Генерирует тактовый сигнал, который переключается каждую 1 единицу времени (`time` `unit`)
- Подает `reset` на 2 единицы времени, затем снимает его
- Запускает симуляцию (`simulation`) на 100 единиц времени
Попробуйте сами
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
reg [5:0] counter;
// Присваивания выходов
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Автомат состояний с таймингом
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2;
counter <= 0;
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
counter <= 10;
end
1: begin
state <= 2;
counter <= 40;
end
2: begin
state <= 0;
counter <= 30;
end
endcase
end else begin
counter <= counter - 1;
end
end
end
endmodule
module testbench;
// TODO: Объявите reg для clk и reset
// TODO: Объявите wire для red, yellow, green
// TODO: Создайте экземпляр модуля traffic_light с именем uut
// Подключите clk, reset, red, yellow, green
// TODO: Сгенерируйте тактовый сигнал (переключайте каждые 1 единицу времени)
initial begin
$display("Traffic Light Test");
// TODO: Инициализируйте clk значением 0
// TODO: Примените reset (reset=1 на 2 единицы времени, затем reset=0)
// TODO: Запустите симуляцию на 100 единиц времени
$display("Test complete");
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial12Проект: Мультиплексор
Проектирование мультиплексора 2 в 1Проектирование мультиплексора 4 в 115Контроллер светофора
Определение состоянийЛогика конечного автомата