Recap - Number Formats
Часть раздела Основы путешествия по Verilog на Coddy. Урок 18 из 90.
Задание
Заполните код, записав правильные значения в указанных форматах.
Что нужно сделать:
- Установите
aв 8-битное binary-значение для decimal 170 (10101010) - Установите
bв 8-битное decimal-значение для 255 - Установите
cв 16-битное hex-значение для FF - Установите
dв 4-битное значение, где bit 2 — X (остальные — 1) - Установите
e, чтобы все bits имели значение Z (4 bits)
Попробуйте сами
module number_formats;
wire [7:0] a, b;
wire [15:0] c;
wire [3:0] d, e;
assign a = ______; // 8-битный двоичный для 170
assign b = ______; // 8-битный десятичный для 255
assign c = ______; // 16-битный шестнадцатеричный для FF
assign d = ______; // 4-битный: бит 2 равен X, остальные 1
assign e = ______; // 4-битный: все биты Z
initial begin
$display("a = %b", a);
$display("b = %b", b);
$display("c = %h", c);
$display("d = %b", d);
$display("e = %b", e);
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog