Comparison Operators

Часть раздела Основы путешествия по Verilog на Coddy. Урок 21 из 90.

Операторы сравнения сравнивают два значения и возвращают либо 1 (true), либо 0 (false).

Доступные операторы сравнения

Оператор	Значение
`==`	Equal к
`!=`	Not equal к
`>`	greater than
`<`	less than
`>=`	greater than или equal
`<=`	less than или equal

Пример кода

module comparison_demo;
  reg [3:0] a, b;
  reg result;
  
  initial begin
    a = 5;
    b = 3;
    
    result = (a == b);
    $display("5 == 3 : %d", result);  // 0 (ложь)
    
    result = (a != b);
    $display("5 != 3 : %d", result);  // 1 (истина)
    
    result = (a > b);
    $display("5 > 3  : %d", result);  // 1 (истина)
    
    result = (a < b);
    $display("5 < 3  : %d", result);  // 0 (ложь)
    
    result = (a >= 5);
    $display("5 >= 5 : %d", result);  // 1 (истина)
    
    result = (a <= 3);
    $display("5 <= 3 : %d", result);  // 0 (ложь)
    $finish;
  end
endmodule

Вывод:

5 == 3 : 0
5 != 3 : 1
5 > 3  : 1
5 < 3  : 0
5 >= 5 : 1
5 <= 3  : 0

Использование сравнений в условиях

Сравнения часто используются в операторах if:

if (count == 10)
  $display("Reached maximum");

if (value > threshold)
  $display("Value is too high");

Важные примечания

Результаты сравнений являются 1-битными значениями (0 или 1)
Сравнения работают с любой разрядностью
Будьте осторожны с == и !=, когда сигналы содержат X или Z (они вернут X)

Задание

Напишите правильные выражения сравнения для каждой задачи.

Что нужно сделать:

Проверьте, что a equals b, и сохраните результат в eq
Проверьте, что a greater than b, и сохраните результат в gt
Проверьте, что a less than or equal to b, и сохраните результат в le

Попробуйте сами

module comparison_challenge;
  reg [3:0] a, b;
  reg eq, gt, le;
  
  initial begin
    a = 4'd7;
    b = 4'd7;
    
    eq = ______;   // a равно b
    gt = ______;   // a больше b
    le = ______;   // a меньше или равно b
    
    $display("a = %d, b = %d", a, b);
    $display("a == b : %d", eq);
    $display("a > b  : %d", gt);
    $display("a <= b : %d", le);
    $finish;
  end
endmodule

Проверьте себя

В этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.

Все уроки раздела Основы

Потренируйтесь самостоятельно: Онлайн-компилятор Verilog