Операторы сравнения
Часть раздела Основы путешествия по Verilog на Coddy. Урок 21 из 90.
Операторы сравнения сравнивают два значения и возвращают либо 1 (истина), либо 0 (ложь).
Доступные операторы сравнения
| Оператор | Значение |
|---|---|
== | Равно |
!= | Не равно |
> | Больше |
< | Меньше |
>= | Больше или равно |
<= | Меньше или равно |
Пример кода
module comparison_demo;
reg [3:0] a, b;
reg result;
initial begin
a = 5;
b = 3;
result = (a == b);
$display("5 == 3 : %d", result); // 0 (ложь)
result = (a != b);
$display("5 != 3 : %d", result); // 1 (истина)
result = (a > b);
$display("5 > 3 : %d", result); // 1 (истина)
result = (a < b);
$display("5 < 3 : %d", result); // 0 (ложь)
result = (a >= 5);
$display("5 >= 5 : %d", result); // 1 (истина)
result = (a <= 3);
$display("5 <= 3 : %d", result); // 0 (ложь)
$finish;
end
endmoduleВывод:
5 == 3 : 0
5 != 3 : 1
5 > 3 : 1
5 < 3 : 0
5 >= 5 : 1
5 <= 3 : 0Использование сравнений в условиях
Сравнения часто используются в инструкциях if:
if (count == 10)
$display("Reached maximum");
if (value > threshold)
$display("Value is too high");Важные замечания
- Результаты сравнений — это 1-битные значения (0 или 1)
- Сравнения работают с любой разрядностью
- Будьте осторожны с
==и!=, если сигналы содержат X или Z (они возвращают X, когда неизвестные биты могут изменить результат)
Задание
Напиши правильные выражения сравнения для каждой задачи.
Что нужно сделать:
- Проверь, равно ли
ab, и сохрани результат вeq - Проверь, больше ли
ab, и сохрани результат вgt - Проверь, меньше ли
aили равно ли оноb, и сохрани результат вle
Попробуйте сами
module comparison_challenge;
reg [3:0] a, b;
reg eq, gt, le;
initial begin
a = 4'd7;
b = 4'd7;
eq = ______; // a равно b
gt = ______; // a больше b
le = ______; // a меньше или равно b
$display("a = %d, b = %d", a, b);
$display("a == b : %d", eq);
$display("a > b : %d", gt);
$display("a <= b : %d", le);
$finish;
end
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog