Операторы сравнения
Часть раздела Основы путешествия по Verilog на Coddy — урок 21 из 90.
Операторы сравнения сравнивают два значения и возвращают либо 1 (истина), либо 0 (ложь).
Доступные операторы сравнения
| Оператор | Значение |
|---|---|
== | Равно |
!= | Не равно |
> | Больше |
< | Меньше |
>= | Больше или равно |
<= | Меньше или равно |
Пример кода
module comparison_demo;
reg [3:0] a, b;
reg result;
initial begin
a = 5;
b = 3;
result = (a == b);
$display("5 == 3 : %d", result); // 0 (ложь)
result = (a != b);
$display("5 != 3 : %d", result); // 1 (истина)
result = (a > b);
$display("5 > 3 : %d", result); // 1 (истина)
result = (a < b);
$display("5 < 3 : %d", result); // 0 (ложь)
result = (a >= 5);
$display("5 >= 5 : %d", result); // 1 (истина)
result = (a <= 3);
$display("5 <= 3 : %d", result); // 0 (ложь)
$finish;
end
endmoduleРезультат:
5 == 3 : 0
5 != 3 : 1
5 > 3 : 1
5 < 3 : 0
5 >= 5 : 1
5 <= 3 : 0Использование сравнений в условиях
Сравнения часто используются в операторах if:
if (count == 10)
$display("Reached maximum");
if (value > threshold)
$display("Value is too high");Важные примечания
- Результаты сравнения — это 1-битные значения (0 или 1)
- Сравнения работают с любой разрядностью
- Будьте осторожны с
==и!=, когда сигналы содержат X или Z (они вернут X)
Задание
Напишите правильные выражения сравнения для каждой задачи.
Что нужно сделать:
- Проверьте, равно ли
aзначениюb, и сохраните результат вeq - Проверьте, больше ли
a, чемb, и сохраните результат вgt - Проверьте, меньше ли
aили равноb, и сохраните результат вle
Шпаргалка
Операторы сравнения в Verilog сравнивают два значения и возвращают 1 (истина) или 0 (ложь).
| Оператор | Значение |
|---|---|
== | Равно |
!= | Не равно |
> | Больше |
< | Меньше |
>= | Больше или равно |
<= | Меньше или равно |
Сравнения обычно используются в операторах if:
if (count == 10)
$display("Reached maximum");
if (value > threshold)
$display("Value is too high");Примечание: Результаты являются 1-битными значениями. Использование == или != с сигналами, содержащими X или Z, вернет X.
Попробуйте сами
module comparison_challenge;
reg [3:0] a, b;
reg eq, gt, le;
initial begin
a = 4'd7;
b = 4'd7;
eq = ______; // a равно b
gt = ______; // a больше b
le = ______; // a меньше или равно b
$display("a = %d, b = %d", a, b);
$display("a == b : %d", eq);
$display("a > b : %d", gt);
$display("a <= b : %d", le);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial