Операторы сдвига
Часть раздела Основы путешествия по Verilog на Coddy. Урок 26 из 90.
Операторы сдвига перемещают bits влево или вправо внутри вектора.
Доступные операторы сдвига
| Оператор | Операция | Описание |
|---|---|---|
<< | Логический сдвиг влево | Сдвигает bits влево, заполняет нулями |
>> | Логический сдвиг вправо | Сдвигает bits вправо, заполняет нулями |
<<< | arithmetic сдвиг влево | То же, что и логический сдвиг влево |
>>> | arithmetic сдвиг вправо | Сдвигает вправо, сохраняет бит sign |
Как они работают
Сдвиг влево (<strong><<</strong>):
8'b00001010 << 2 = 8'b00101000Биты перемещаются влево. Справа добавляются нули.
Сдвиг вправо (<strong>>></strong>):
8'b00001010 >> 2 = 8'b00000010Биты перемещаются вправо. Слева добавляются нули.
Пример кода
module shift_demo;
reg [7:0] original, left_shift, right_shift;
initial begin
original = 8'b00001010;
left_shift = original << 2; // 00001010 → 00101000
right_shift = original >> 2; // 00001010 → 00000010
$display("original = %b", original);
$display("<< 2 = %b", left_shift);
$display(">> 2 = %b", right_shift);
$finish;
end
endmoduleВывод:
original = 00001010
<< 2 = 00101000
>> 2 = 00000010Арифметический right Shift (>>>)
Для signed чисел арифметический right Shift сохраняет бит sign:
reg signed [7:0] a;
a = -5; // 11111011
a >>> 2 = 11111110 // Всё ещё отрицательноеЛогический сдвиг (>>) заполнил бы нулями и потерял бы знак.
Распространённые применения
Умножение на степень 2 (сдвиг влево):
x << 1 // Умножить на 2
x << 2 // Умножить на 4
x << 3 // Умножить на 8Деление на степень 2 (сдвиг вправо):
x >> 1 // Разделить на 2
x >> 2 // Разделить на 4
x >> 3 // Разделить на 8Извлечь field:
// Получить биты 5-2 из 8-битного значения
field = (data >> 2) & 4'b1111;Задание
Запишите правильные выражения сдвига для каждой задачи.
Что нужно сделать:
- Сдвиньте
aвлево на 3 бита и сохраните результат вleft_result - Сдвиньте
aвправо на 1 бит и сохраните результат вright_result - Сдвиньте
bвправо на 2 бита (арифметически) и сохраните результат вarith_result
Попробуйте сами
module shift_challenge;
reg [7:0] a;
reg signed [7:0] b;
reg [7:0] left_result, right_result;
reg signed [7:0] arith_result;
initial begin
a = 8'b00010001;
b = -8'sd16; // 11110000 в двоичном виде
left_result = ______; // Сдвинуть a влево на 3 бита
right_result = ______; // Сдвинуть a вправо на 1 бит
arith_result = ______; // Сдвинуть b вправо на 2 бита (арифметический)
$display("a = %b", a);
$display("a << 3 = %b", left_result);
$display("a >> 1 = %b", right_result);
$display("b = %b", b);
$display("b >>> 2 = %b", arith_result);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog