Операторы сдвига
Часть раздела Основы путешествия по Verilog на Coddy — урок 26 из 90.
Операторы сдвига перемещают биты влево или вправо внутри вектора.
Доступные операторы сдвига
| Оператор | Операция | Описание |
|---|---|---|
<< | Логический сдвиг влево | Сдвигает биты влево, заполняет нулями |
>> | Логический сдвиг вправо | Сдвигает биты вправо, заполняет нулями |
<<< | Арифметика сдвига влево | То же самое, что и логический сдвиг влево |
>>> | Арифметика сдвига вправо | Сдвигает вправо, сохраняя знаковый бит |
Как они работают
Сдвиг влево (<strong><<</strong>):
8'b00001010 << 2 = 8'b00101000Биты сдвигаются влево. Нули заполняют правую сторону.
Сдвиг вправо (<strong>>></strong>):
8'b00001010 >> 2 = 8'b00000010Биты сдвигаются вправо. Нули заполняют левую сторону.
Пример кода
module shift_demo;
reg [7:0] original, left_shift, right_shift;
initial begin
original = 8'b00001010;
left_shift = original << 2; // 00001010 → 00101000
right_shift = original >> 2; // 00001010 → 00000010
$display("original = %b", original);
$display("<< 2 = %b", left_shift);
$display(">> 2 = %b", right_shift);
$finish;
end
endmoduleВывод:
original = 00001010
<< 2 = 00101000
>> 2 = 00000010Арифметический сдвиг вправо (>>>)
Для знаковыx чисел арифметический сдвиг вправо сохраняет знаковый бит:
reg signed [7:0] a;
a = -5; // 11111011
a >>> 2 = 11111110 // Всё ещё отрицательноеЛогический сдвиг (>>) заполнит биты нулями и потеряет знак.
Частое использование
Умножение на степень 2 (сдвиг влево):
x << 1 // Умножить на 2
x << 2 // Умножить на 4
x << 3 // Умножить на 8Деление на степень 2 (сдвиг вправо):
x >> 1 // Разделить на 2
x >> 2 // Разделить на 4
x >> 3 // Разделить на 8Извлечение поля:
// Получить биты 5-2 из 8-битного значения
field = (data >> 2) & 4'b1111;Задание
Напишите правильные выражения сдвига для каждого задания.
Что нужно сделать:
- Сдвиньте
aвлево на 3 бита и сохраните вleft_result - Сдвиньте
aвправо на 1 бит и сохраните вright_result - Сдвиньте
bвправо на 2 бита (арифметический) и сохраните вarith_result
Попробуйте сами
module shift_challenge;
reg [7:0] a;
reg signed [7:0] b;
reg [7:0] left_result, right_result;
reg signed [7:0] arith_result;
initial begin
a = 8'b00010001;
b = -8'sd16; // 11110000 в двоичном виде
left_result = ______; // Сдвинуть a влево на 3 бита
right_result = ______; // Сдвинуть a вправо на 1 бит
arith_result = ______; // Сдвинуть b вправо на 2 бита (арифметический)
$display("a = %b", a);
$display("a << 3 = %b", left_result);
$display("a >> 1 = %b", right_result);
$display("b = %b", b);
$display("b >>> 2 = %b", arith_result);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial