Комментарии
Часть раздела Основы путешествия по Verilog на Coddy. Урок 4 из 90.
Comments — это примечания в вашем коде, которые computer игнорирует. Они помогают объяснить, что делает ваш код.
Два типа Comments:
1. Однострочный comment
// Это однострочный комментарий
assign c = a & b; // Комментарии также могут идти после кодаВсё после // ignored computer.
2. Многострочный комментарий
/* Это многострочный комментарий
Он может занимать несколько строк
Полезен для более длинных объяснений */
assign c = a & b;Всё между /* и */ ignored.
Зачем использовать Comments?
- Объяснить, что делает ваш module
- Описать, для чего нужны каждый input и output
- Сделать код более понятным
- Оставить заметки для себя или других
Задание
В этом задании тебе нужно добавить comments в существующий module.
Что нужно сделать:
Добавь single-line comment в начале, объясняющий, что делает module
// This is a module called 'test'Добавь multi-line comment в конце кода, объясняющий, что делает counter
/** It has a clock input, a reset input,* and a 4-bit output called count.* The initial block prints a message* to show that comments are ignored.*/
Попробуйте сами
module test(
input clk,
input reset,
output reg [3:0] count
);
initial $display("Comments are ignored by the computer");
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputПотренируйтесь самостоятельно: Онлайн-компилятор Verilog