Итоги — объявление сигналов
Часть раздела Основы путешествия по Verilog на Coddy — урок 12 из 90.
Задание
Добавьте недостающие объявления сигналов на основе того, что вы узнали в этой главе.
Что нужно сделать:
- Объявите 8-битный wire с именем
data - Объявите 4-битный reg с именем
counter - Объявите integer с именем
i - Объявите parameter с именем
MAXсо значением255
Попробуйте сами
module data_types;
// Объявите 8-битный wire под названием data
// Объявите 4-битный reg под названием counter
// Объявите integer под названием i
// Объявите parameter под названием MAX со значением 255
endmodule
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial