Recap - Declare Signals
Часть раздела Основы путешествия по Verilog на Coddy. Урок 12 из 90.
Задание
Добавьте недостающие объявления сигналов на основе изученного в этой главе.
Что нужно сделать:
- Объявите 8-bit wire с именем
data - Объявите 4-bit reg с именем
counter - Объявите integer с именем
i - Объявите parameter с именем
MAXсо значением255
Попробуйте сами
module data_types;
// Объявить 8-битную wire с именем data
// Объявить 4-битную reg с именем counter
// Объявить integer с именем i
// Объявить parameter с именем MAX со значением 255
endmodule
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputПотренируйтесь самостоятельно: Онлайн-компилятор Verilog