Блокирующее присваивание
Часть раздела Основы путешествия по Verilog на Coddy — урок 49 из 90.
В Verilog есть два типа процедурных присваиваний: блокирующие (=) и неблокирующие (<=). В этом уроке мы сосредоточимся на блокирующем присваивании.
Blocking assignment использует оператор =. Оно называется «blocking», потому что оно блокирует выполнение следующей инструкции, пока текущее assignment не будет завершено. Код выполняется step за step, по порядку.
Синтаксис:
variable = expression;When to Use Blocking Assignment
Блокирующее присваивание (=) используется для комбинационной логики — схем, в которых выходы меняются мгновенно при изменении входов, без тактового сигнала и без памяти.
Примеры комбинационной логики:
- Вентили И / ИЛИ / ИСКЛЮЧАЮЩЕЕ ИЛИ
- Сумматоры и вычитатели
- Мультиплексоры
- Декодеры
Пример Verilog:
always @(*) begin
sum = a + b; // Блокирующее присваивание
carry = a & b; // Блокирующее присваивание
endBlocking в блоках always (комбинационная логика)
always @(*) begin
temp = a & b; // Шаг 1
out = temp | c; // Шаг 2 (использует temp из шага 1)
endПорядок имеет значение. Это подходит для комбинационной логики.
Blocking и неблокирующее присваивание
Blocking (=) | Неблокирующее (<=) | |
|---|---|---|
| Выполнение | Последовательно | Одновременно |
| Следующая строка ждет? | Да | Нет |
| Применение | Комбинационная логика | Последовательностная логика (триггеры) |
Важно: не используйте блокирующие присваивания (Blocking) для триггеров (Flip-Flops)
Задание
Добавьте недостающие блокирующие присваивания (blocking assignments), чтобы обменять значения x и y с использованием временной переменной.
Что нужно сделать:
- Присвойте значение
xпеременнойtemp(сохраните x в temp) - Присвойте значение
yпеременнойx(переместите y в x) - Присвойте значение
tempпеременнойy(переместите сохраненный x в y)
Попробуйте сами
module swap;
reg x, y;
reg temp;
initial begin
x = 1;
y = 0;
$display("Before swap: x=%d, y=%d", x, y);
// TODO: Шаг 1 - Присвоить x в temp
// TODO: Шаг 2 - Присвоить y в x
// TODO: Шаг 3 - Присвоить temp в y
$display("After swap: x=%d, y=%d", x, y);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial