Блокирующее присваивание
Часть раздела Основы путешествия по Verilog на Coddy. Урок 49 из 90.
В Verilog есть два типа процедурных присваиваний: blocking (=) и non-blocking (<=). В этом уроке мы сосредоточимся на blocking assignment.
Blocking assignment использует оператор =. Он называется «blocking», потому что блокирует выполнение следующей инструкции, пока текущая assignment не будет завершена. Код выполняется step за step, по порядку.
Синтаксис:
variable = expression;Когда использовать Blocking assignment
Blocking assignment (=) используется для комбинационной логики: схем, в которых выходы изменяются сразу при изменении входов, без тактового сигнала и памяти.
Примеры комбинационной логики:
- Логические элементы AND / OR / XOR
- Сумматоры и вычитатели
- Мультиплексоры
- Декодеры
Пример на Verilog:
always @(*) begin
sum = a + b; // Блокирующее присваивание
carry = a & b; // Блокирующее присваивание
endBlocking в блоках Always (комбинационная логика)
always @(*) begin
temp = a & b; // Шаг 1
out = temp | c; // Шаг 2 (использует temp из шага 1)
endПорядок имеет значение. Это подходит для комбинационной логики.
Blocking и неблокирующее выполнение
Blocking (=) | Неблокирующее (<=) | |
|---|---|---|
| Выполнение | Одно за другим | Все одновременно |
| Ожидает ли следующая строка? | Да | Нет |
| Uses | Комбинационная логика | Последовательностная логика (триггеры) |
Важно: не используйте Blocking для триггеров
Задание
Добавьте пропущенные блокирующие присваивания, чтобы поменять местами значения x и y с помощью временной переменной.
Что нужно сделать:
- Assign значение
xпеременнойtemp(сохранить x в temp) - Assign значение
yпеременнойx(переместить y в x) - Assign значение
tempпеременнойy(переместить сохранённое x в y)
Попробуйте сами
module swap;
reg x, y;
reg temp;
initial begin
x = 1;
y = 0;
$display("Before swap: x=%d, y=%d", x, y);
// TODO: Шаг 1 - Присвоить x переменной temp
// TODO: Шаг 2 - Присвоить y переменной x
// TODO: Шаг 3 - Присвоить temp переменной y
$display("After swap: x=%d, y=%d", x, y);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog