Вентили AND, OR, NOT

В этом уроке рассматриваются три наиболее базовых логических вентиля: AND, OR и NOT. Эти вентили образуют основу проектирования цифровой логики.

Элемент И (AND)

Элемент И (AND) выдает 1 только тогда, когда все входы равны 1.

Таблица истинности (2 входа):

Примитив вентиля Verilog:

and(out, a, b);

Эквивалент непрерывного присваивания:

assign out = a & b;

Элемент ИЛИ (OR Gate)

Логический элемент ИЛИ выдаёт 1, когда хотя бы один input равен 1.

Таблица истинности (для 2 входов):

Примитив вентиля Verilog:

or(out, a, b);

Эквивалент непрерывного присваивания (continuous assignment):

assign out = a | b;

NOT gate

NOT gate выводит значение, противоположное своему единственному input. Его также называют inverter.

Таблица истинности:

Примитив вентиля Verilog:

not(out, a);

Эквивалент с непрерывным присваиванием (continuous assignment):

assign out = ~a;

Multiple Inputs

AND и OR элементы могут иметь более 2 входов:

and(out, a, b, c);     // 3-входовый AND (out = a & b & c)
or(out, x, y, z, w);   // 4-входовый OR

NOT элементы всегда имеют ровно 1 вход.

Пример кода

module and_or_not (
  input a, b,
  output and_out,
  output or_out,
  output not_out
);
  and(and_out, a, b);   // вентиль И
  or(or_out, a, b);     // вентиль ИЛИ
  not(not_out, a);      // вентиль НЕ (инвертор)
endmodule