Логические операторы
Часть раздела Основы путешествия по Verilog на Coddy. Урок 24 из 90.
Логические операторы работают с целыми значениями и возвращают один результат: 1 (истина) или 0 (ложь). В отличие от побитовых операторов, которые работают с каждым битом отдельно, логические операторы рассматривают всё значение как истинное (ненулевое) или ложное (нулевое).
| Тип | Пример | Результат |
|---|---|---|
| Побитовое И | 4'b1010 & 4'b1100 | 4'b1000 (несколько битов) |
| Логическое И | (4'b1010 && 4'b1100) | 1 (один бит) |
Доступные логические операторы
| Оператор | Значение | Описание |
|---|---|---|
&& | Логическое И | Истина, если оба операнда истинны (не равны нулю) |
|| | Логическое ИЛИ | Истина, если истинен хотя бы один операнд |
! | Логическое НЕ | Истина, если операнд ложен (равен нулю) |
Как они работают
Логическое И (&&):
(5 && 3) // 1 (оба ненулевые)
(5 && 0) // 0 (второй равен нулю)
(0 && 0) // 0 (оба равны нулю)Логическое ИЛИ (||):
(5 || 3) // 1 (хотя бы одно ненулевое)
(5 || 0) // 1 (первое ненулевое)
(0 || 0) // 0 (оба равны нулю)Логическое НЕ (!):
!5 // 0 (ненулевое значение становится false)
!0 // 1 (ноль становится true)Пример кода
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleВывод:
5 && 0 = 0
5 || 0 = 1
!5 = 0Распространённое использование
Логические операторы используются в операторах if и условиях:
if (a && b) // Истинно, если и a, и b не равны нулю
$display("Both true");
if (a || b) // Истинно, если хотя бы одно из значений не равно нулю
$display("At least one true");
if (!reset) // Истинно, когда reset равен 0
$display("Reset is inactive");Задание
Запиши правильные логические выражения для каждого задания.
Что нужно сделать:
- Проверь, истинны ли одновременно
value1Иvalue2, и сохрани результат вand_out - Проверь, истинно ли
value1ИЛИvalue2, и сохрани результат вor_out - Проверь, ложно ли
value1, и сохрани результат вnot_out
Попробуйте сами
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog