Logical Operators
Часть раздела Основы путешествия по Verilog на Coddy. Урок 24 из 90.
Логические операторы работают с целыми значениями и возвращают один результат: 1 (истина) или 0 (ложь). В отличие от побитовых операторов, которые работают побитно, логические операторы рассматривают всё значение либо как истинное (non-zero), либо как ложное (zero).
| Тип | Пример | Результат |
|---|---|---|
| Bitwise И | 4'b1010 & 4'b1100 | 4'b1000 (multiple bits) |
| Logical И | (4'b1010 && 4'b1100) | 1 (single bit) |
Доступные логические операторы
| Оператор | Значение | Описание |
|---|---|---|
&& | Логическое И | Истина, если both операнда истинны (non-zero) |
|| | Логическое ИЛИ | Истина, если истинно at least one из операндов |
! | Логическое НЕ | Истина, если операнд ложен (zero) |
Как это работает
Логическое AND (<strong>&&</strong>):
(5 && 3) // 1 (оба ненулевые)
(5 && 0) // 0 (второй равен нулю)
(0 && 0) // 0 (оба нулевые)Логическое OR (<strong>||</strong>):
(5 || 3) // 1 (хотя бы одно ненулевое)
(5 || 0) // 1 (первое ненулевое)
(0 || 0) // 0 (оба нуля)Логическое НЕ (<strong>!</strong>):
!5 // 0 (ненулевое становится false)
!0 // 1 (ноль становится true)Пример кода
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleВывод:
5 && 0 = 0
5 || 0 = 1
!5 = 0Распространённое применение
Логические операторы используются в операторах if и условиях:
if (a && b) // Истинно, если оба a и b ненулевые
$display("Both true");
if (a || b) // Истинно, если хотя бы один ненулевой
$display("At least one true");
if (!reset) // Истинно, когда reset равен 0
$display("Reset is inactive");Задание
Напишите правильные логические выражения для каждой задачи.
Что нужно сделать:
- Check, являются ли
value1Иvalue2both истинными, и сохраните результат вand_out - Check, является ли
value1ИЛИvalue2истинным, и сохраните результат вor_out - Check, является ли
value1ложным, и сохраните результат вnot_out
Попробуйте сами
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog