Повторение — создание модуля
Часть раздела Основы путешествия по Verilog на Coddy. Урок 36 из 90.
Задание
Это задание объединяет всё, чему вы научились в этой главе. Вы создадите модуль с нуля и инстанцируете его.
Что нужно сделать:
Часть 1: Создайте модуль с именем <strong>flipflop</strong> со следующими элементами:
- 1-битный вход с именем
clk - 1-битный вход с именем
d - 1-битный вход с именем
reset - 1-битный выход с именем
q(используйте reg, присваиваемый в always block)
Модуль должен работать следующим образом:
- Когда
resetравен 1,qстановится равным 0 - В противном случае при каждом фронте тактового сигнала
qстановится равнымd
Часть 2: Инстанцируйте модуль <strong>flipflop</strong> в модуле <strong>top</strong>, используя сопоставление портов по имени
Подключите порты к следующим сигналам:
- Порт
clk→ сигналclock - Порт
d→ сигналdata - Порт
reset→ сигналreset_signal - Порт
q→ сигналout
Попробуйте сами
// Часть 1: Создайте модуль flipflop
// TODO: Добавьте порты
// TODO: Добавьте блок always с posedge clk и posedge reset
// Если reset равен 1, q <= 0
// Иначе q <= d
// Часть 2: Модуль top с инстанцированием
module top (
input clock,
input data,
input reset_signal,
output out
);
// TODO: Инстанцируйте flipflop с именем экземпляра ff1
// Используйте сопоставление портов по имени: .clk(clock), .d(data), .reset(reset_signal), .q(out)
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog