Итоги: создание модуля
Часть раздела Основы путешествия по Verilog на Coddy — урок 36 из 90.
Задание
Это задание объединяет всё, что вы узнали в этой главе. Вы создадите модуль с нуля и выполните его инстанцирование.
Что нужно сделать:
Часть 1: Создайте модуль с именем <strong>flipflop</strong> со следующими портами:
- 1-битный вход с именем
clk - 1-битный вход с именем
d - 1-битный вход с именем
reset - 1-битный выход с именем
q(используйте reg, присваиваемый внутри блока always)
Модуль должен работать следующим образом:
- Когда
resetравен 1,qстановится равным 0 - В противном случае по каждому фронту тактового сигнала
qпринимает значениеd
Часть 2: Выполните инстанцирование модуля <strong>flipflop</strong> в модуле <strong>top</strong>, используя именованное связывание портов (port mapping by name)
Подключите порты к следующим сигналам:
- Порт
clk→ сигналclock - Порт
d→ сигналdata - Порт
reset→ сигналreset_signal - Порт
q→ сигналout
Попробуйте сами
// Часть 1: Создайте модуль flipflop
// TODO: Добавьте порты
// TODO: Добавьте блок always с posedge clk и posedge reset
// Если reset равен 1, q <= 0
// Иначе q <= d
// Часть 2: Верхний модуль с инстанцированием
module top (
input clock,
input data,
input reset_signal,
output out
);
// TODO: Инстанцируйте flipflop с именем экземпляра ff1
// Используйте сопоставление портов по имени: .clk(clock), .d(data), .reset(reset_signal), .q(out)
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial