Тип reg
Часть раздела Основы путешествия по Verilog на Coddy. Урок 7 из 90.
Reg — второй основной тип данных в Verilog. В отличие от wire, reg хранит значение. Это переменная, сохраняющая своё значение, пока что-то его не изменит.
regможет хранить значенияregиспользуется в блокахalwaysregНЕ означает «регистр» в аппаратном обеспечении. Это просто означает «хранилище»
Объявление reg
reg x; // Однобитный reg
reg y, z; // Несколько regs в одной строкеКак работает reg
module reg_example;
reg x;
initial begin
x = 0; // x становится 0
$display("x = %d", x); // Выводит: x = 0
x = 1; // x становится 1
$display("x = %d", x); // Выводит: x = 1
end
endmodule
Задание
Что нужно сделать:
- Добавьте reg с именем
count
Попробуйте сами
module counter(
input clk,
input reset,
output out // wire по умолчанию (уберите reg)
);
// Объявите reg count здесь
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog