Reg Type

Часть раздела Основы путешествия по Verilog на Coddy. Урок 7 из 90.

Reg — второй основной тип данных в Verilog. В отличие от wire, reg хранит значение. Это переменная, сохраняющая своё значение, пока что-то его не изменит.

reg может хранить значения
reg используется в блоках always
reg НЕ означает «регистр» в аппаратном обеспечении. Это просто означает «хранилище»

Объявление reg

reg x;           // Однобитный reg
reg y, z;        // Несколько regs в одной строке

Как работает reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x становится 0
    $display("x = %d", x);  // Выводит: x = 0
    
    x = 1;           // x становится 1
    $display("x = %d", x);  // Выводит: x = 1
  end
endmodule

Задание

Что нужно сделать:

Добавьте reg с именем count

Попробуйте сами

module counter(
  input clk,
  input reset,
  output out   // wire по умолчанию (уберите reg)
);
  
  // Объявите reg count здесь

  
endmodule

Проверьте себя

В этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.

Все уроки раздела Основы

Потренируйтесь самостоятельно: Онлайн-компилятор Verilog