Тип Reg
Часть раздела Основы путешествия по Verilog на Coddy — урок 7 из 90.
Reg — это второй основной тип данных в Verilog. В отличие от wire, reg хранит значение. Это переменная, которая сохраняет своё значение до тех пор, пока что-то его не изменит.
regможет хранить значенияregиспользуется в блокахalwaysregНЕ означает «регистр» в аппаратном обеспечении — это просто означает «хранилище»
Объявление reg
reg x; // Однобитовый reg
reg y, z; // Несколько reg в одной строкеКак работает reg
module reg_example;
reg x;
initial begin
x = 0; // x становится 0
$display("x = %d", x); // Выводит: x = 0
x = 1; // x становится 1
$display("x = %d", x); // Выводит: x = 1
end
endmodule
Задание
Что нужно сделать:
- Добавьте reg с именем
count
Шпаргалка
reg хранит значение и удерживает его до тех пор, пока оно не будет изменено. Используется внутри блоков always или initial.
reg x; // Однобитный reg
reg y, z; // Несколько reginitial begin
x = 0; // присвоить значение
x = 1; // обновить значение
endПопробуйте сами
module counter(
input clk,
input reset,
output out // wire по умолчанию (удалите reg)
);
// Объявите reg count здесь
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial