Casex And Casez
Часть раздела Основы путешествия по Verilog на Coddy. Урок 56 из 90.
Иногда вас интересуют только определённые биты значения, тогда как остальные биты можно проигнорировать. Например, в приоритетном энкодере нужно найти первый бит 1 независимо от остальных битов.
Обычный case statement потребовал бы перечислить каждую возможную комбинацию неважных битов, что невозможно для широких шин.
<strong>casez</strong> и <strong>casex</strong> решают эту проблему, позволяя помечать определённые биты как «не имеющие значения» с помощью ?, z или x.
Casez vs Casex vs Обычный case
| Statement | Биты безразличия | Лучше всего подходит для |
|---|---|---|
case | Нет | Точного сопоставления |
casez | z или ? | Приоритетных кодировщиков (рекомендуется) |
casex | x, z или ? | Избегайте (скрывает ошибки) |
<strong>casez</strong>игнорирует биты, которые имеют значениеzили?(рекомендуется)<strong>casex</strong>также игнорирует битыx, что может скрыть ошибки симуляции
Всегда используйте <strong>casez</strong>, а не <strong>casex</strong>. casex был создан первым, но инженеры поняли, что он опасен, поскольку игнорирует значения x (которые часто указывают на неинициализированные регистры или ошибки симуляции). casez был введён как более безопасная альтернатива.
Пример
casez (data)
4'b???1: out = 0; // Bit0 must be 1, others don't matter
4'b??1?: out = 1; // Bit1 must be 1, others don't matter
4'b?1??: out = 2; // Bit2 must be 1, others don't matter
4'b1???: out = 3; // Bit3 must be 1, others don't matter
endcase? означает «неважно». Этот бит может быть равен 0, 1 или чему угодно.
Задание
Что нужно сделать:
Add пропущенное casez statement, чтобы этот decoder заработал.
Как это работает:
input = 4'b???1→out = 4'b0001input = 4'b??1?→out = 4'b0010input = 4'b?1??→out = 4'b0100input = 4'b1???→out = 4'b1000- default →
out = 4'b0000
Попробуйте сами
module decoder (
input [3:0] in,
output reg [3:0] out
);
always @(*) begin
// TODO: Добавить оператор casez
// in = 4'b???1 -> out = 4'b0001
// in = 4'b??1? -> out = 4'b0010
// in = 4'b?1?? -> out = 4'b0100
// in = 4'b1??? -> out = 4'b1000
// default -> out = 4'b0000
end
endmodule
Проверьте себяВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputПотренируйтесь самостоятельно: Онлайн-компилятор Verilog