caseх и casez

Часть раздела Основы путешествия по Verilog на Coddy. Урок 56 из 90.

Иногда вас интересуют только определённые биты в значении, а остальные биты можно игнорировать. Например, в приоритетном шифраторе нужно найти первый бит 1 независимо от остальных битов.

Обычный оператор case потребовал бы перечислить все возможные комбинации безразличных битов, что невозможно для широких шин.

casez и casex решают эту проблему, позволяя помечать определённые биты как «безразличные» с помощью ?, z или x.

Casez, Casex и обычный Case

Оператор	Биты, не имеющие значения	Лучше всего подходит для
`case`	Нет	Точного совпадения
`casez`	`z` или `?`	Приоритетных шифраторов (рекомендуется)
`casex`	`x`, `z` или `?`	Избегайте (скрывает ошибки)

casez игнорирует биты со значениями z или ? (рекомендуется)
casex также игнорирует биты со значением x, что может скрыть ошибки моделирования

Всегда используйте casez, а не casex. casex — опасный вариант, поскольку он игнорирует значения x (которые часто указывают на неинициализированные регистры или ошибки симуляции). casez — более безопасная альтернатива, поскольку он не считает x значением «безразлично».

Пример

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

? означает «неважно». Этот бит может быть равен 0, 1 или чему угодно.

Задание

Что нужно сделать:

Добавь отсутствующий оператор casez, чтобы этот декодер работал.

Как это работает:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
По умолчанию → out = 4'b0000

Попробуйте сами

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: Добавить оператор casez
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule