Операторы casex и casez
Часть раздела Основы путешествия по Verilog на Coddy — урок 56 из 90.
Иногда вас интересуют только определенные биты в значении, в то время как остальные биты можно игнорировать. Например, в приоритетном шифраторе вы хотите найти первый бит 1 независимо от остальных бит.
Обычный оператор case потребовал бы от вас перечислить каждую возможную комбинацию безразличных битов — что невозможно для широких шин.
<strong>casez</strong> и <strong>casex</strong> решают эту проблему, позволяя помечать определенные биты как «безразличные» (don't care) с помощью ?, z или x.
Casez против Casex против обычного Case
| Оператор | Биты безразличного состояния | Лучше всего подходит для |
|---|---|---|
case | Нет | Точное соответствие |
casez | z или ? | Приоритетные шифраторы (рекомендуется) |
casex | x, z или ? | Избегать (скрывает ошибки) |
<strong>casez</strong>игнорирует биты, которые являютсяzили?(рекомендуется)<strong>casex</strong>также игнорируетxбиты — что может скрывать ошибки симуляции
Всегда используйте <strong>casez</strong>, а не <strong>casex</strong>. casex был создан первым, но инженеры поняли, что он опасен, потому что он игнорирует значения x (которые часто указывают на неинициализированные регистры или ошибки симуляции). casez был представлен как более безопасная альтернатива.
Пример
casez (data)
4'b???1: out = 0; // Бит 0 должен быть равен 1, остальные не имеют значения
4'b??1?: out = 1; // Бит 1 должен быть равен 1, остальные не имеют значения
4'b?1??: out = 2; // Бит 2 должен быть равен 1, остальные не имеют значения
4'b1???: out = 3; // Бит 3 должен быть равен 1, остальные не имеют значения
endcaseСимвол ? означает «безразлично» — этот бит может быть 0, 1 или любым другим.
Задание
Что нужно сделать:
Добавьте недостающий оператор casez, чтобы этот декодер заработал.
Как это работает:
input = 4'b???1→out = 4'b0001input = 4'b??1?→out = 4'b0010input = 4'b?1??→out = 4'b0100input = 4'b1???→out = 4'b1000- Default →
out = 4'b0000
Шпаргалка
casez позволяет выполнять сопоставление с образцом, используя биты безразличного состояния (don't-care) с помощью ? или z, что полезно для приоритетных шифраторов, где важны только определенные биты.
| Оператор | Биты безразличного состояния | Примечания |
|---|---|---|
case | Нет | Точное совпадение |
casez | z или ? | Рекомендуется |
casex | x, z, или ? | Избегайте — скрывает ошибки |
Всегда отдавайте предпочтение casez перед casex. casex игнорирует значения x, что может маскировать неинициализированные регистры или ошибки симуляции.
casez (data)
4'b???1: out = 0; // Bit0 должен быть 1, остальные не важны
4'b??1?: out = 1; // Bit1 должен быть 1, остальные не важны
4'b?1??: out = 2; // Bit2 должен быть 1, остальные не важны
4'b1???: out = 3; // Bit3 должен быть 1, остальные не важны
default: out = 0;
endcaseСимвол ? означает «безразлично» — этот бит может быть 0, 1 или любым другим значением.
Попробуйте сами
module decoder (
input [3:0] in,
output reg [3:0] out
);
always @(*) begin
// TODO: Добавить оператор casez
// in = 4'b???1 -> out = 4'b0001
// in = 4'b??1? -> out = 4'b0010
// in = 4'b?1?? -> out = 4'b0100
// in = 4'b1??? -> out = 4'b1000
// default -> out = 4'b0000
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial