Условный оператор

Часть раздела Основы путешествия по Verilog на Coddy. Урок 28 из 90.

Условный оператор ? : выбирает одно из двух значений в зависимости от условия. Его также называют тернарным оператором. Условный оператор проверяет условие и возвращает одно из двух значений:

condition ? value_if_true : value_if_false

Если условие истинно (1), возвращается первое значение. Если ложно (0), возвращается второе значение.

Зачем использовать условный оператор

Это компактный способ записать простую логику if-else в одной строке. Он часто используется для:

Выбора между двумя сигналами
Создания мультиплексоров
Задания значений по умолчанию
Условного присваивания в строке

Синтаксис и примеры

Базовый пример:

result = (a > b) ? a : b;   // result получает большее из значений a и b

Выбор между значениями:

data_out = (enable) ? data_in : 8'b00000000;   // Output data if enabled, else 0

Условная инверсия сигнала:

out = (invert) ? ~in : in;   // Если invert равно 1, выходное значение инвертируется; иначе остаётся без изменений

Пример кода

module conditional_demo;
  reg [3:0] a, b, max;
  reg enable;
  reg [3:0] data_in, data_out;
  
  initial begin
    a = 4'd7;
    b = 4'd9;
    enable = 1;
    data_in = 4'b1010;
    
    max = (a > b) ? a : b;           // 9
    data_out = (enable) ? data_in : 4'b0000;   // 1010
    
    $display("max = %d", max);
    $display("data_out = %b", data_out);
    $finish;
  end
endmodule

Вывод:

max = 9
data_out = 1010

Вложенные условные операторы

Можно вкладывать условные операторы для нескольких вариантов выбора:

result = (a > b) ? a : (b > c) ? b : c;   // a, если a > b, иначе большее из b и c

Используй скобки, чтобы сделать вложенные условия понятными.

Важные примечания

Условие считается истинным, если оно вычисляется в ненулевое (известное) значение
У обеих вариантов значения должна быть одинаковая разрядность; если она различается, Verilog незаметно расширяет вариант с меньшей разрядностью
Оператор можно использовать в непрерывных присваиваниях (assign) и процедурных блоках (always, initial)

Задание

Запиши правильные условные выражения для каждой задачи.

Что нужно сделать:

Присвой max большее из значений x и y
Присвой abs абсолютное значение val (если значение отрицательное, сделай его положительным)
Присвой output_data значение data , если enable равно 1, иначе присвой 8'b0

Попробуйте сами

module conditional_challenge;
  reg [3:0] x, y;
  reg [3:0] max;
  reg signed [3:0] val;
  reg [3:0] abs;
  reg enable;
  reg [7:0] data;
  reg [7:0] output_data;
  
  initial begin
    x = 4'd12;
    y = 4'd8;
    val = -4'sd5;
    enable = 1;
    data = 8'b10101010;
    
    max = ______;          // большее из x и y
    abs = ______;          // абсолютное значение val
    output_data = ______;  // data, если enable, иначе 0
    
    $display("max = %d", max);
    $display("abs = %d", abs);
    $display("output_data = %b", output_data);
    $finish;
  end
endmodule