Testbench
Часть раздела Основы путешествия по Verilog на Coddy — урок 90 из 90.
Задание
Testbench (тестовое окружение) подает входные сигналы на ваше устройство и создает файл временных диаграмм. У него нет собственных портов.
Ваша задача
Создайте testbench, который:
- Объявляет
regдляclk,startиdata_in(8 бит) - Объявляет
wireдляtxиwire [3:0]дляcnt - Создает экземпляр модуля
uart_tx, подключая все порты:.clk,.start,.data_in,.tx,.cnt - Генерирует тактовый сигнал (переключение каждые 5 единиц времени)
- Внутри блока
initial:- Создает файл временных диаграмм с именем
"uart.vcd", используя$dumpfileи$dumpvars - Устанавливает
clk = 0,start = 1,data_in = 8'b01000001в момент времени 0 - Снимает сигнал
startчерез 10 единиц времени (start = 0) - Выполняется в течение 200 единиц времени
- Создает файл временных диаграмм с именем
После запуска testbench откройте временную диаграмму, чтобы проверить сигнал tx.
Попробуйте сами
module uart_tx (
input clk,
input start,
input [7:0] data_in,
output reg tx,
output reg [3:0] cnt
);
reg [9:0] shift_reg;
initial begin
cnt = 0;
tx = 1;
shift_reg = 0;
end
always @(posedge clk) begin
if (cnt == 0 && start) begin
shift_reg <= {1'b1, data_in, 1'b0};
cnt <= 1;
end
else if (cnt > 0 && cnt < 9) begin
tx <= shift_reg[0];
shift_reg <= shift_reg >> 1;
cnt <= cnt + 1;
end
else if (cnt == 9) begin
tx <= shift_reg[0];
shift_reg <= shift_reg >> 1;
cnt <= 0;
end
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial