Assign With Operators

Как только вы поймете непрерывное присваивание, вы сможете комбинировать его с операторами для создания полезной логики. Инструкция assign может использовать любой оператор для управления wire.

Базовый синтаксис

assign wire_name = expression;

Выражение может включать:

• Арифметиеские операторы (+, -, *, /)
• Побитовые операторы (&, |, ^, ~)
• Логические операторы (&&, ||, !)

• Операторы сравнения (>, <, ==, !=)
• Операторы сдвига (<<, >>)
• Условный оператор (? :)

Примеры с различными операторами

Побитовое И (AND):

assign out = a & b;

Сложение:

assign sum = a + b;

Comparison:

assign is_greater = (a > b);

Conditional (multiplexer):

assign out = sel ? a : b;

Сдвиг:

assign shifted = data << 2;

Конкатенация:

assign bus = {high_byte, low_byte};

Code Example

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // Побитовое И
  assign sum_out = a + b;           // Сложение
  assign is_equal = (a == b);       // Сравнение
  assign mux_out = sel ? a : b;     // Условный (мультиплексор)
  
endmodule

Несколько операторов в одном присваивании

Вы можете комбинировать операторы в одном выражении:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // Редукционный XOR (нечётное число единиц)

Приоритет операторов

Verilog следует стандартному приоритету операторов. Используйте скобки ( ), чтобы сделать ваш замысел понятным:

// Неясно
assign out = a & b | c;

// Ясно
assign out = (a & b) | c;