Assign с операторами

Часть раздела Основы путешествия по Verilog на Coddy — урок 38 из 90.

Как только вы поймете непрерывное присваивание, вы сможете комбинировать его с операторами для создания полезной логики. Инструкция assign может использовать любой оператор для управления wire.

Базовый синтаксис

assign wire_name = expression;

Выражение может включать:

Арифметиеские операторы (+, -, *, /)
Побитовые операторы (&, |, ^, ~)
Логические операторы (&&, ||, !)

Операторы сравнения (>, <, ==, !=)
Операторы сдвига (<<, >>)
Условный оператор (? :)

Примеры с различными операторами

Побитовое И (AND):

assign out = a & b;

Сложение:

assign sum = a + b;

Comparison:

assign is_greater = (a > b);

Conditional (multiplexer):

assign out = sel ? a : b;

Сдвиг:

assign shifted = data << 2;

Конкатенация:

assign bus = {high_byte, low_byte};

Code Example

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // Побитовое И
  assign sum_out = a + b;           // Сложение
  assign is_equal = (a == b);       // Сравнение
  assign mux_out = sel ? a : b;     // Условный (мультиплексор)
  
endmodule

Несколько операторов в одном присваивании

Вы можете комбинировать операторы в одном выражении:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // Редукционный XOR (нечётное число единиц)

Приоритет операторов

Verilog следует стандартному приоритету операторов. Используйте скобки ( ), чтобы сделать ваш замысел понятным:

// Неясно
assign out = a & b | c;

// Ясно
assign out = (a & b) | c;

Задание

Добавьте пропущенные инструкции assign в соответствии с заданиями.

Что нужно сделать:

Сделайте and_result равным input_a AND input_b (побитово)
Сделайте or_result равным input_a OR input_b (побитово)
Сделайте xor_result равным input_a XOR input_b (побитово)
Сделайте not_result равным NOT input_a (побитово)

Попробуйте сами

module assign_challenge (
  input input_a,
  input input_b,
  output and_result,
  output or_result,
  output xor_result,
  output not_result
);
  
  // TODO: Добавьте операторы assign для:
  // and_result = input_a & input_b
  // or_result  = input_a | input_b
  // xor_result = input_a ^ input_b
  // not_result = ~input_a

endmodule