Timing The Transitions
Часть раздела Основы путешествия по Verilog на Coddy. Урок 81 из 90.
Задание
В этом уроке вы добавите логику счётчика, которая управляет продолжительностью включения каждого сигнала. Счётчик отсчитывает от заданного значения до нуля, а затем запускает переход в следующее состояние.
Требования к времени
| State | Продолжительность | Значение счётчика |
|---|---|---|
| Green | 30 seconds | 30 |
| Yellow | 10 seconds | 10 |
| Red | 40 seconds | 40 |
Как работает счётчик
- Когда начинается состояние, в счётчик загружается значение продолжительности
- На каждом такте счётчика его значение уменьшается на 1
- Когда счётчик достигает 0, наступает время перейти в следующее состояние
Ваша задача — добавить недостающую логику счётчика в автомат состояний.
Что нужно сделать:
- Добавьте объявление
reg [5:0] counter - При сбросе установите
counterв 0 - Когда
counter == 0:- Загрузите продолжительность следующего состояния в счётчик
- Перейдите в следующее состояние
- В противном случае уменьшайте значение счётчика на 1 на каждом такте
Попробуйте сами
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
reg [1:0] state;
// TODO: Объявить регистр счётчика (6 бит)
// Присвоения выходов
always @(*) begin
case (state)
0: begin green = 1; yellow = 0; red = 0; end
1: begin green = 0; yellow = 1; red = 0; end
2: begin green = 0; yellow = 0; red = 1; end
default: begin green = 0; yellow = 0; red = 1; end
endcase
end
// Конечный автомат с таймингом
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Начать с Red
// TODO: Установить счётчик в 0
end else begin
if (counter == 0) begin
case (state)
0: begin
state <= 1;
// TODO: Загрузить счётчик для Yellow (10 секунд)
end
1: begin
state <= 2;
// TODO: Загрузить счётчик для Red (40 секунд)
end
2: begin
state <= 0;
// TODO: Загрузить счётчик для Green (30 секунд)
end
endcase
end else begin
// TODO: Уменьшить счётчик на 1
end
end
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog