Определение состояний

Часть раздела Основы путешествия по Verilog на Coddy — урок 79 из 90.

Задание

Контроллер светофора представляет собой конечный автомат, который циклически переключается между различными состояниями сигналов (Red, Yellow, Green) с определенными интервалами времени. Конечный автомат (FSM) — это схема, которая может находиться в одном из ограниченного числа состояний (state). Он переходит из одного состояния в другое на основе входных сигналов или таймингов.

В этом проекте вы создадите контроллер светофора для простого перекрестка. Светофор имеет три выхода (output):

Сигнал	Выход	Значение
Red	`red = 1`	Стоп
Yellow	`yellow = 1`	Внимание
Green	`green = 1`	Движение разрешено

Сигналы переключаются в следующем порядке:

Green → Yellow → Red → Green → …

Последовательность таймингов

Состояние	Длительность	Следующее состояние
Green	30 секунд	Yellow
Yellow	10 секунд	Red
Red	40 секунд	Green

В этом уроке вы определите состояния для контроллера светофора.

Светофор имеет три возможных состояния:

Состояние	Сигнал	Код
Green	Включен зеленый сигнал	2'b00
Yellow	Включен желтый сигнал	2'b01
Red	Включен красный сигнал	2'b10

Завершите модуль (module), добавив недостающие части.

Что нужно сделать:

Определите кодирование состояний: 0=Green, 1=Yellow, 2=Red

Declare 2-битный register с именем state
Declare 6-битный register с именем counter (для отсчета времени до 40 секунд)
Добавьте assignments для output:
- Когда state равно 0: green = 1, yellow = 0, red = 0
- Когда state равно 1: green = 0, yellow = 1, red = 0
- Когда state равно 2: green = 0, yellow = 0, red = 1

Попробуйте сами

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: Задача 1 - Объявить регистр состояния (2 бита)
  
  // TODO: Задача 2 - Объявить регистр счётчика (6 бит)
  

  // TODO: Задача 3 - Присваивания выходов с использованием case (state)
  // состояние 0: green=1, yellow=0, red=0
  // состояние 1: green=0, yellow=1, red=0
  // состояние 2: green=0, yellow=0, red=1

endmodule