Built In Gate Primitives

В Verilog есть встроенные gate primitives, которые позволяют описывать логические схемы с использованием настоящих обозначений gate. Это называется моделированием structural. Вы создаёте схемы, соединяя gate, точно так же, как при рисовании принципиальной схемы.

Gate primitive — это предопределённые ключевые слова, моделирующие базовые логические gates. Вместо записи выражения вроде assign out = a & b вы создаёте экземпляр gate:

and(out, a, b);   // вентиль AND с выходом out, входами a и b

Общий синтаксис

gate_type (output, input1, input2, ...);

• Первый аргумент всегда является output
• Следующие аргументы — это inputs (1 или больше, в зависимости от gate)

Доступные Gate-примитивы

Как работают примитивы Gate

Когда вы пишете and(out, a, b), Verilog создаёт вентиль AND, который непрерывно подаёт в out result операции a & b. Каждый раз, когда изменяется a или b, out немедленно обновляется — совсем как у настоящего вентиля.

Примитивы Gate в сравнении с непрерывным присваиванием

Оба метода создают одинаковое аппаратное обеспечение:

// Примитив вентиля
and(out, a, b);

// Непрерывное присваивание (тот же результат)
assign out = a & b;

Gate primitives полезны, когда вы хотите описать схему как collection of gates (стиль structural). Непрерывное присваивание лучше подходит для behavioral style (выражений).