Тип wire

В Verilog нужно объявить, какой тип сигнала мы используем. Самый распространённый тип — wire.

wire представляет собой физическое соединение между компонентами. Это как настоящий провод в электрической цепи.

• Провода не могут хранить значения — они просто передают значения
• Провода используются с операторами assign
• Провода используются для соединения модулей друг с другом

Объявление провода

wire a;           // Однобитный провод
wire b, c;        // Несколько проводов в одной строке

Как работают провода

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x всегда повторяет значение y
endmodule

x связано с y. Когда y меняется, x мгновенно меняется.

Провода обычно используются для соединения входов и выходов:

module and_gate(
  input a,      // 'a' по умолчанию является проводом
  input b,      // 'b' по умолчанию является проводом
  output c      // 'c' по умолчанию является проводом
);
  assign c = a & b;  // значение c задаётся этим присваиванием
endmodule

В этом примере a, b и c — это провода.

Провода — это «клей», который соединяет разные части вашей схемы!