Тип wire

В Verilog нам нужно объявить, какой тип сигнала мы используем. Наиболее распространённый тип — wire.

wire представляет собой физическое соединение между компонентами. Это похоже на настоящий провод в электрической цепи.

• Провода не могут хранить значения — они лишь передают значения
• Провода используются с операторами assign
• Провода используются для соединения модулей друг с другом

Объявление провода

wire a;           // Однобитный провод
wire b, c;        // Несколько проводов в одной строке

Как работают wires

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x всегда следует за y
endmodule

x подключён к y. Каждый раз, когда изменяется y, x изменяется мгновенно.

wires часто используются для соединения входов и выходов:

module and_gate(
  input a,      // 'a' является wire по умолчанию
  input b,      // 'b' является wire по умолчанию
  output c      // 'c' является wire по умолчанию
);
  assign c = a & b;  // c управляется этим присваиванием
endmodule

В этом примере a, b и c — это провода.

Провода — это «клей», который соединяет разные части вашей схемы!