Итоги: always против initial
Часть раздела Основы путешествия по Verilog на Coddy — урок 51 из 90.
Задание
Always против Initial
Заполните оба block, чтобы этот counter работал правильно.
Что нужно сделать:
- Block
initialдолжен инициализироватьcountзначением 0 в момент времени 0 - Block
alwaysдолжен делать incrementcountна 1 по каждому нарастающему фронту Clock
Попробуйте сами
module counter;
reg clk;
reg [3:0] count;
// Генератор тактового сигнала (уже дан)
always #5 clk = ~clk;
// TODO: Добавить блок initial для установки count = 0
// TODO: Добавить блок always для инкремента count по posedge clk
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial