Повторение: Always и Initial
Часть раздела Основы путешествия по Verilog на Coddy. Урок 51 из 90.
Задание
always и initial
Заполни оба блока, чтобы этот счётчик работал правильно.
Что нужно сделать:
- Блок
initialдолжен инициализироватьcountзначением 0 в момент времени 0 - Блок
alwaysдолжен увеличиватьcountна 1 при каждом переднем фронте тактового сигнала
Попробуйте сами
module counter;
reg clk;
reg [3:0] count;
// Генератор тактового сигнала (уже дан)
always #5 clk = ~clk;
// TODO: Добавьте блок initial, чтобы установить count = 0
// TODO: Добавьте блок always для увеличения count по posedge clk
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Операторы. Часть 1
Арифметические операторыОператор взятия остаткаОператоры сравненияПовторение — простая математикаПобитовые операторы7Присваивание и логические элементы
Непрерывное присваиваниеПрисваивание с операторамиВстроенные примитивы логических элементовЭлементы И, ИЛИ и НЕЭлементы XOR и XNORПовторение — схема на логических элементах10Принятие решений
Оператор ifif—elseПовторение — простой компараторОператор casecaseх и casezПовторение — проектирование ALU5Операторы, часть 2
Логические операторыОператоры свёрткиОператоры сдвигаОператор конкатенацииУсловный операторПовторение — задание на операторы
11Циклы
Цикл forЦикл whileЦикл повторенияБесконечный циклОператор отключенияПовторение — шаблоны циклов3Система счисления
Двоичное представлениеЧисла заданной разрядностиЧисла без указания разрядностиОтрицательные числаСпециальные значения X и ZПовторение — форматы чисел6Модули
Структура модуляВходные и выходные портыДвунаправленные портыСоздание экземпляра модуляПодключение портов по имениПодключение портов по порядкуПовторение — создание модуля9Процедурные блоки
Блок AlwaysБлок InitialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеПовторение: Always и InitialПотренируйтесь самостоятельно: Онлайн-компилятор Verilog