Recap - Always vs Initial

Часть раздела Основы путешествия по Verilog на Coddy. Урок 51 из 90.

Задание

always и initial

Заполни оба блока, чтобы этот счётчик работал правильно.

Что нужно сделать:

Блок initial должен инициализировать count значением 0 в момент времени 0
Блок always должен увеличивать count на 1 при каждом переднем фронте тактового сигнала

Попробуйте сами

module counter;
  reg clk;
  reg [3:0] count;
  
  // Генератор тактового сигнала (уже дан)
  always #5 clk = ~clk;
  
  // TODO: Добавьте блок initial, чтобы установить count = 0
  
  // TODO: Добавьте блок always для увеличения count по posedge clk
  
endmodule