Что такое Testbench

Часть раздела Основы путешествия по Verilog на Coddy — урок 73 из 90.

Testbench — это специальный модуль Verilog, используемый для тестирования другого модуля. Он подает сигналы на inputs вашего модуля и проверяет правильность сигналов на outputs.

Зачем нужен testbench?

Когда вы создаете module, вам необходимо убедиться, что он работает правильно. testbench позволяет вам:

Подавать различные входные values на ваш module
Наблюдать за outputs

Проверить, соответствуют ли значения `outputs` ожидаемым
Сделать это автоматически без ручного тестирования

Testbench vs Design Module

	Design Module	Testbench
Назначение	Реализует аппаратную часть	Тестирует design module
Имеет порты (ports)?	Да (inputs и outputs)	Нет (автономный)
Синтезируемый?	Да	Нет (только simulation)

Пример простого тестбенча

module testbench;              // Нет портов!

  // Входы и выходы берутся из модуля, который мы тестируем (DUT).
  reg a, b;                    // reg для входов
  wire c;                      // wire для выхода
  

  // Это создание экземпляра модуля — оно создаёт копию модуля and_gate и называет её dut
  and_gate dut (               // Создать экземпляр DUT
    .a(a),
    .b(b),
    .c(c)
  );

  // Это блок initial, который подаёт тестовые значения на входы тестируемого модуля.
  initial begin                // Подать тестовые значения
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    $finish;
  end
endmodule

Ключевые моменты

Testbench не имеет портов (ports)
reg используется для сигналов (signals), которые изменяются (входы для DUT)
wire используется для сигналов из DUT (выходы)

Тестируемый модуль называется DUT (Design Under Test)
Команда $finish завершает симуляцию

В следующих уроках мы рассмотрим создание стимулирующих сигналов, отображение результатов и другие возможности тестбенчей.

Задание

Вам предоставлен модуль вентиля И (AND gate). Ваша задача — добавить недостающие части в его testbench.

Что нужно сделать:

Добавьте следующие части в testbench:

Объявите reg для входов a и b
Объявите wire для выхода c
Создайте экземпляр (Instantiate) and_gate с именем dut и подключите порты

Попробуйте сами

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  
  // Задание 1: Объявите reg для входов a и b
  
  
  // Задание 2: Объявите wire для выхода c
  

  // Задание 3: Создайте экземпляр and_gate с именем dut
  // Подключите .a(a), .b(b), .c(c)


  initial begin
    a = 0; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 0; b = 1; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 1; #10 $display("%d & %d = %d", a, b, c);
    $finish;
  end
endmodule