Проверка выходных данных

Часть раздела Основы путешествия по Verilog на Coddy. Урок 83 из 90.

Задание

В этом уроке вы добавите команды для сохранения дампа сигналов и проверите, что контроллер светофора работает правильно.

До сих пор testbench был скрыт и добавлялся к вашему модулю. На этом шаге testbench является частью вашего файла: сохраните модуль traffic_light с предыдущего шага (синхронизация счётчика, без входа next) и добавьте ниже него модуль testbench. Если в вашем файле ещё нет module testbench, скопируйте этот код:

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

Что нужно сделать:

Обновите testbench:

Добавьте $dumpfile, чтобы создать файл с сигналами с именем traffic.vcd
Добавьте $dumpvars, чтобы сохранить все сигналы в testbench
Запустите симуляцию и проверьте вывод

Тест сравнивает весь вывод симулятора, поэтому testbench должен выводить ровно то, что выводит приведённый выше testbench, и ничего больше: заголовок $display("Traffic Light Test"), одну строку $monitor при каждом изменении сигналов светофора, тактовый сигнал, переключающийся каждую единицу времени, снятие сброса в момент времени 2 и $finish после #90. Не добавляйте другие строки $display (никаких "Test complete").

Ожидаемый вывод (симулятор самостоятельно добавляет в конце строку $finish called at 92):

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

Попробуйте сами

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // Состояния: 0=Зелёный, 1=Жёлтый, 2=Красный
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Начать с красного
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // Сменить состояние
        if (state == 0) begin  // Зелёный -> Жёлтый
          state <= 1;
          counter <= 10;       // Жёлтый длится 10 секунд
        end else if (state == 1) begin  // Жёлтый -> Красный
          state <= 2;
          counter <= 40;       // Красный длится 40 секунд
        end else begin  // Красный -> Зелёный
          state <= 0;
          counter <= 30;       // Зелёный длится 30 секунд
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // Выходная логика
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: Добавить $dumpfile для создания "traffic.vcd"
    
    // TODO: Добавить $dumpvars для дампа всех сигналов (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule