Verifying The Output

Часть раздела Основы путешествия по Verilog на Coddy. Урок 83 из 90.

Задание

В этом уроке вы добавите команды для сохранения дампа сигналов и проверите, что контроллер светофора работает правильно.

Что нужно сделать:

Обновите testbench, чтобы:

Добавить $dumpfile, чтобы создать файл дампа сигналов с именем traffic.vcd
Добавить $dumpvars, чтобы сохранить дамп всех сигналов в testbench
Запустить симуляцию и проверить форму сигнала

Попробуйте сами

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // Состояния: 0=Зелёный, 1=Жёлтый, 2=Красный
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Начать с красного
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // Сменить состояние
        if (state == 0) begin  // Зелёный -> Жёлтый
          state <= 1;
          counter <= 10;       // Жёлтый длится 10 секунд
        end else if (state == 1) begin  // Жёлтый -> Красный
          state <= 2;
          counter <= 40;       // Красный длится 40 секунд
        end else begin  // Красный -> Зелёный
          state <= 0;
          counter <= 30;       // Зелёный длится 30 секунд
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // Логика выходов
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: Добавить $dumpfile для создания "traffic.vcd"
    
    // TODO: Добавить $dumpvars для дампа всех сигналов (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule