Reduction Operators
Часть раздела Основы путешествия по Verilog на Coddy. Урок 25 из 90.
Операторы свёртки работают со all bits одного вектора и сводят их к результату в виде single bit. В отличие от побитовых операторов, которые сравнивают two numbers побитово, операторы свёртки принимают one number и выполняют операцию над всеми его битами, чтобы получить один результат.
| Оператор | Операция | Результат |
|---|---|---|
& | Редукция AND | 1, если all bits равны 1 |
| | Редукция OR | 1, если по крайней мере один bit равен 1 |
^ | Редукция XOR | 1, если odd number битов равен 1 |
~& | Редукция NAND | 0, если all bits равны 1 |
~| | Редукция NOR | 0, если по крайней мере один bit равен 1 |
~^ | Редукция XNOR | 1, если even number битов равен 1 |
Как они работают
Редукция AND (<strong>&</strong>):
&4'b1111 = 1 // all bits are 1
&4'b1011 = 0 // не все биты равны 1
&4'b0000 = 0 // all bits are 0Свертка OR (<strong>|</strong>):
|4'b0000 = 0 // no bits are 1
|4'b0100 = 1 // хотя бы один бит равен 1
|4'b1111 = 1 // all bits are 1Сокращающий XOR (<strong>^</strong>):
^4'b1010 = 0 // two 1's (even) → 0
^4'b1000 = 1 // one 1 (odd) → 1
^4'b1111 = 0 // четыре 1 (чётное) → 0Пример кода
module reduction_demo;
reg [3:0] a, b, c;
reg and_red, or_red, xor_red;
initial begin
a = 4'b1111;
b = 4'b1010;
c = 4'b1000;
and_red = &a; // 1111 → 1
or_red = |b; // 1010 → 1
xor_red = ^c; // 1000 → 1
$display("&4'b1111 = %d", and_red);
$display("|4'b1010 = %d", or_red);
$display("^4'b1000 = %d", xor_red);
$finish;
end
endmoduleВывод:
&4'b1111 = 1
|4'b1010 = 1
^4'b1000 = 1Распространённые применения
Проверить, что все биты равны 1:
all_ones = &data; // 1, если data == 8'b11111111Проверьте, равен ли какой-либо бит 1:
any_one = |data; // 1 если data != 0Проверка чётности (нечётное количество 1):
odd_parity = ^data; // 1, если нечётное количество единицПроверьте, что все биты равны 0:
all_zeros = ~|data; // 1, если data == 0Задание
Напишите правильные выражения свёртки для каждой задачи.
Что нужно сделать:
- Проверьте, что все биты
aравны 1, и сохраните результат вall_ones - Проверьте, равен ли какой-либо бит
b1, и сохраните результат вany_one - Проверьте, что
cсодержит нечётное количество единиц, и сохраните результат вodd_parity
Попробуйте сами
module reduction_challenge;
reg [3:0] a, b, c;
reg all_ones, any_one, odd_parity;
initial begin
a = 4'b1111;
b = 4'b0100;
c = 4'b1011;
all_ones = ______; // all bits 1?
any_one = ______; // any bit 1?
odd_parity = ______; // odd number of 1's?
$display("&4'b1111 = %d", all_ones);
$display("|4'b0100 = %d", any_one);
$display("^4'b1011 = %d", odd_parity);
$finish;
end
endmoduleВ этом уроке есть небольшой тест. Начните урок, чтобы ответить на вопросы и сохранить прогресс.
Все уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog