Transmitter Design

Часть раздела Основы путешествия по Verilog на Coddy. Урок 89 из 90.

Задание

В этом уроке вы завершите передатчик UART, добавив shift register для отправки любого байта, а не только фиксированной буквы 'A'.

shift register загружает полный кадр (стоповый бит + 8 бит данных + стартовый бит) и сдвигает его по одному биту за раз.

Формат кадра

Stop (1)	Data (8 bits)	Start (0)
1	`data_in`	0

Например, если data_in = 8'b01000001 (буква 'A'), shift register становится таким: 1 01000001 0

Ваша задача

Вам дана машина состояний из предыдущего урока (передающая фиксированный байт). Вам нужно изменить её, чтобы отправлять любой байт из входа data_in.

Что нужно сделать:

Добавьте input [7:0] с именем data_in в список портов (внутри скобок)
Добавьте 10-битный reg с именем shift_reg вне скобок (внутри тела модуля, поскольку это внутренний сигнал)
Когда cnt == 0 и start == 1:
1. Загрузите в shift_reg значение {1'b1, data_in, 1'b0}
Когда значение cnt находится между 1 и 8:
1. Отправьте tx <= shift_reg[0]
2. Сдвиньте вправо: shift_reg <= shift_reg >> 1
Когда cnt == 9:
1. Отправьте tx <= shift_reg[0]
2. Сдвиньте вправо: shift_reg <= shift_reg >> 1

Попробуйте сами

module uart_tx (
  input clk,
  input start,           // NEW: сигнал start для начала передачи
  output reg tx,         // NEW: линия последовательного вывода
  output reg [3:0] cnt   // Оставить как выход для тестирования
);

  initial begin
    cnt = 0;
    tx = 1;              // NEW: установить tx в HIGH (состояние простоя)
  end

  always @(posedge clk) begin
    // NEW: логика счётчика с условием start
    if (cnt == 0 && start) begin   // NEW: начать передачу
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin   // NEW: считать во время передачи
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin      // NEW: сброс после последнего бита
      cnt <= 0;
    end
  end

endmodule