Проектирование передатчика
Часть раздела Основы путешествия по Verilog на Coddy — урок 89 из 90.
Задание
В этом уроке вы завершите создание передатчика UART, добавив сдвиговый регистр (shift register), чтобы передавать любой байт, а не только фиксированную букву 'A'.
Сдвиговый регистр загружает весь кадр (стоп-бит + 8 бит данных + старт-бит) и сдвигает его по одному биту за раз.
Формат кадра
| Stop (1) | Data (8 bits) | Start (0) |
|---|---|---|
| 1 | data_in | 0 |
Например, если data_in = 8'b01000001 (буква 'A'), то сдвиговый регистр принимает значение: 1 01000001 0
Ваше задание
Вам предоставлен конечный автомат из предыдущего урока (передающий фиксированный байт). Вам необходимо изменить его для передачи любого байта с входа data_in.
Что нужно сделать:
- Добавьте
input [7:0]с именемdata_inв список портов (внутри скобок) - Добавьте 10-битный
regс именемshift_regза пределами скобок (внутри тела модуля, так как это внутренний сигнал) - Когда
cnt == 0иstart == 1:- Загрузите в
shift_regзначение{1'b1, data_in, 1'b0}
- Загрузите в
- Когда
cntнаходится в диапазоне от 1 до 8:- Отправьте
tx <= shift_reg[0] - Выполните сдвиг вправо:
shift_reg <= shift_reg >> 1
- Отправьте
- Когда
cnt == 9:- Отправьте
tx <= shift_reg[0] - Выполните сдвиг вправо:
shift_reg <= shift_reg >> 1
- Отправьте
Попробуйте сами
module uart_tx (
input clk,
input start, // NEW: сигнал start для начала передачи
output reg tx, // NEW: линия последовательного выхода
output reg [3:0] cnt // Оставить как выход для тестирования
);
initial begin
cnt = 0;
tx = 1; // NEW: установить tx в HIGH (состояние простоя)
end
always @(posedge clk) begin
// NEW: Логика счётчика с условием start
if (cnt == 0 && start) begin // NEW: начать передачу
cnt <= 1;
end
else if (cnt > 0 && cnt < 9) begin // NEW: считать во время передачи
cnt <= cnt + 1;
end
else if (cnt == 9) begin // NEW: сброс после последнего бита
cnt <= 0;
end
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам
3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial