Повторение: Паттерны циклов
Часть раздела Основы путешествия по Verilog на Coddy — урок 63 из 90.
Задание
Заполните пропущенные части в каждом цикле, чтобы получить ожидаемый результат.
Что нужно сделать:
- Используйте цикл
forдля вывода чисел от 0 до 3 - Используйте цикл
whileдля вывода чисел от 0 до 2 - Используйте цикл
repeat, чтобы вывести "Hello" 3 раза
Попробуйте сами
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: Добавить цикл for (i=0 до 3)
$display("While Loop:");
i = 0;
// TODO: Добавить цикл while (i=0 до 2)
$display("Repeat Loop:");
// TODO: Добавить цикл repeat (вывести "Hello" 3 раза)
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogHardware против SoftwareУровни абстракции проектированияВаш первый модульКомментарии4Операторы. Часть 1
Арифметические операторыОператор остатка от деленияОператоры сравненияПовторение: простая математикаПобитовые операторы7Оператор Assign и логические вентили
Непрерывное присваиваниеAssign с операторамиВстроенные примитивы вентилейВентили AND, OR, NOTВентили XOR, XNORИтоги: Схемы на логических вентилях10Принятие решений
Оператор ifКонструкция if - elseПовторение: простой компараторОператор caseОператоры casex и casezПовторение: проектирование ALU5Операторы. Часть 2
Логические операторыОператоры редукцииОператоры сдвигаОператор конкатенацииУсловный операторПовторение — Испытание по операторам3Системы счисления
Двоичное представлениеЧисла с заданным размеромЧисла без заданного размераОтрицательные числаСпециальные значения X и ZИтоги — форматы чисел6Модули
Структура модуляВходные и выходные портыПорты InoutИнстанцирование модуляПодключение портов по имениПодключение портов по порядкуИтоги: создание модуля9Процедурные блоки
Блок alwaysБлок initialСписок чувствительностиБлокирующее присваиваниеНеблокирующее присваиваниеИтоги: always против initial