Recap - Loop Patterns
Часть раздела Основы путешествия по Verilog на Coddy. Урок 63 из 90.
Задание
Заполните пропущенные части в каждом цикле, чтобы получить ожидаемый результат.
Что нужно сделать:
- Используйте цикл
for, чтобы вывести числа от 0 до 3 - Используйте цикл
while, чтобы вывести числа от 0 до 2 - Используйте цикл
repeat, чтобы вывести "Hello" 3 раза
ТРЕБУЕМЫЙ ФОРМАТ ВЫВОДА:
Попробуйте сами
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: Добавить цикл for (i=0 до 3)
$display("While Loop:");
i = 0;
// TODO: Добавить цикл while (i=0 до 2)
$display("Repeat Loop:");
// TODO: Добавить цикл repeat (напечатать "Hello" 3 раза)
$finish;
end
endmoduleВсе уроки раздела Основы
1Введение
Что такое VerilogАппаратное обеспечение и программное обеспечениеВаш первый модульКомментарииУровни абстракции проектирования4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicПотренируйтесь самостоятельно: Онлайн-компилятор Verilog