Contador de 4 bits

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 84 de 90.

Desafío

Construye un contador de 4 bits que cuente de 0 a 15 y vuelva a empezar en 0.

Interfaz del Módulo

Puerto	Dirección	Ancho	Descripción
`clk`	input	1 bit	Señal de reloj
`reset`	input	1 bit	Reiniciar el contador a 0
`count`	output	4 bits	Valor actual del contador

Tabla de Verdad

Ciclo de Reloj	count
Después del reinicio	0
1	1
2	2
...	...
15	15
16	0 (vuelve a empezar)

Tu tarea es completar el módulo a continuación.

Qué hacer:

Al activarse reset, establece count en 0
En cada flanco de subida del reloj, incrementa count en 1
Cuando count llegue a 15, el siguiente incremento debe volver a 0

Pruébalo tú mismo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Agregar bloque always con posedge clk y posedge reset
  // En reset: count <= 0
  // De lo contrario: count <= count + 1

endmodule

Todas las lecciones de Fundamentos

1Introducción

¿Qué es Verilog?Hardware vs Software Niveles de abstracción de diseño Tu primer módulo Comentarios

4Operadores Parte 1

Operadores aritméticos Operador de módulo Operadores de comparación Repaso - Matemáticas simples Operadores bit a bit

7Asignación y Compuertas

Asignación Continua Asignación con Operadores Primitivas de Compuertas Integradas Compuertas AND OR NOT Compuertas XOR XNOR Resumen - Circuito de Compuertas Lógicas

10Toma de decisiones

Sentencia If If - Else Repaso - Comparador simple Sentencia Case Casex y Casez Repaso - Diseño de ALU

13Temporización y retardos

¿Qué son los retardos?Retardos de compuerta Retardos de asignación Directiva Timescale Generación de reloj Resumen - Control de temporización

16Desafíos finales

Contador de 4 bitsDiseño de decodificador Registro de desplazamiento