Contador de 4 bits

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 84 de 90.

Desafío

Construye un contador de 4 bits que cuente de 0 a 15 y vuelva a 0.

Interfaz del módulo

Puerto	Dirección	Anchura	Descripción
`clk`	entrada	1 bit	Señal de reloj
`reset`	entrada	1 bit	Restablecer el contador a 0
`count`	salida	4 bits	Valor actual del contador

Tabla de verdad

Ciclo de reloj	count
Después del restablecimiento	0
1	1
2	2
...	...
15	15
16	0 (vuelve al inicio)

Tu tarea es completar el módulo siguiente.

Qué hacer:

En reset, establece count en 0
En cada flanco ascendente del reloj, incrementa count en 1
Cuando count alcance 15, el siguiente incremento debe volver a 0

Pruébalo tú mismo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Añade un bloque always con posedge clk y posedge reset
  // En reset: count <= 0
  // De lo contrario: count <= count + 1

endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operadores, parte 1

Operadores aritméticos Operador módulo Operadores de comparación Repaso: matemáticas simples Operadores bit a bit

7Asignaciones y compuertas

Asignación continua Asignación con operadores Primitivas de compuertas integradas Compuertas AND, OR y NOT Compuertas XOR y XNOR Repaso: circuito de compuertas lógicas

10Toma de decisiones

Sentencia If If - Else Repaso - Comparador simple Sentencia Case Casex y Casez Repaso - Diseño de ALU

13Temporización y retrasos

Qué son los retrasos Retrasos de puerta Retrasos de asignación Directiva de escala temporal Generación de reloj Repaso: control de la temporización

16Desafíos finales

Contador de 4 bitsDiseño de decodificador Registro de desplazamiento

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