4 Bit Counter

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 84 de 90.

Desafío

Construye un contador de 4 bits que cuente de 0 a 15 y vuelva a 0.

Interfaz del módulo

Puerto	Dirección	Ancho	Descripción
`clk`	input	1 bit	Señal de reloj
`reset`	input	1 bit	Restablecer el contador a 0
`count`	output	4 bits	Valor actual del contador

Tabla de verdad

Ciclo de reloj	count
Después de reset	0
1	1
2	2
...	...
15	15
16	0 (vuelve al inicio)

Tu tarea es completar el módulo siguiente.

Qué hacer:

En reset, establece count en 0
En cada flanco ascendente del reloj, incrementa count en 1
Cuando count alcance 15, el siguiente incremento debe volver a 0

Pruébalo tú mismo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Añade un bloque always con posedge clk y posedge reset
  // En reset: count <= 0
  // De lo contrario: count <= count + 1

endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

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