Bloque Initial

Verilog tiene dos bloques procedimentales: initial (se ejecuta una vez) y always (se ejecuta continuamente). Ahora veamos el bloque initial.

¿Qué es un bloque Initial?

El bloque initial se ejecuta solo una vez al comienzo de la simulación (tiempo 0). Cuando termina, no vuelve a ejecutarse.

Se utiliza principalmente en bancos de pruebas para:

• Establecer valores iniciales
• Generar señales de prueba
• Mostrar mensajes
• Iniciar la simulación

Sintaxis

initial begin
  // Las instrucciones se ejecutan una vez, en secuencia
end

Ejemplo básico

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Salida:

Simulation started
This runs once

Uso del bloque initial para señales de prueba

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Esto cambia a en los instantes 0, 10 y 20.

Inicial frente a siempre

Notas importantes

• Los bloques initial se usan principalmente para la simulación. Las herramientas de síntesis no pueden convertir retrasos como #10 ni tareas como $display en hardware
• Usa initial principalmente en bancos de pruebas. En un módulo de diseño, solo lo usan las herramientas de síntesis para FPGA, y únicamente para establecer el valor inicial de un registro o una memoria
• Si el banco de pruebas contiene un reloj de ejecución continua (por ejemplo, always #5 clk = ~clk;), la simulación se ejecuta indefinidamente a menos que llames a $finish; si solo hay un bloque initial, el simulador se detiene por sí solo cuando ya no quedan eventos, pero sigue siendo una buena práctica añadir $finish