Bloque Initial
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 47 de 90.
Verilog tiene dos procedural blocks: initial (runs once) y always (runs continuamente). Ahora veamos el initial block.
¿Qué es un Initial block?
El initial block runs únicamente once al comienzo de la simulation (time 0). Cuando finish, no runs de nuevo.
Se utiliza principalmente en testbenches para:
- Establecer valores iniciales
- Generar señales de prueba
- Mostrar mensajes
- Iniciar la simulación
Sintaxis
initial begin
// Las sentencias se ejecutan una vez, en secuencia
endEjemplo básico
initial begin
$display("Simulation started");
$display("This runs once");
$finish;
endSalida:
Simulation started
This runs onceUso del block initial para señales de Test
initial begin
a = 0;
#10 a = 1;
#10 a = 0;
#10 $finish;
endEsto cambia a en los tiempos: 0, 10 y 20.
Initial vs Always
initial | always | |
|---|---|---|
| Ejecuciones | Una sola vez | Continuamente (para siempre) |
| Uso para | Bancos de pruebas (testbenches), inicialización | Hardware (flip-flops, contadores) |
| ¿Sintetizable? | No (solo simulación) | Sí (con lista de sensibilidad) |
Notas importantes
- Los bloques
initialno son sintetizables — no se pueden convertir en hardware - Usa
initialsolo en testbenches - Si el testbench contiene un reloj libre (por ejemplo,
always #5 clk = ~clk;), la simulación se ejecuta indefinidamente a menos que llames a$finish; con solo un bloqueinitial, el simulador se detiene por sí mismo cuando no quedan más eventos, pero agregar$finishsigue siendo una buena práctica
Desafío
Agrega el bloque initial que falta que establece a en 0, y después de 10 unidades de tiempo establece a en 1.
Qué hacer:
- Agrega
initial beginyend - Establece
a = 0 - Espera
#10 - Establece
a = 1 - Agrega $finish para terminar la simulación
Pruébalo tú mismo
module test;
reg a;
// TODO: Añade el bloque initial aquí
// Establece a = 0
// Espera #10
// Establece a = 1
// Añade $finish; para terminar la simulación
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo9Bloques procedimentales
Bloque AlwaysBloque InitialLista de sensibilidadAsignación bloqueanteAsignación no bloqueanteResumen - Always vs Initial