Display And Monitor
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 75 de 90.
$display y $monitor son tareas del sistema que se utilizan para imprimir información de tu simulación. Te ayudan a ver qué sucede dentro de tu diseño.
$display
$display imprime un mensaje una vez en el momento en que se ejecuta.
Sintaxis:
$display("message", variables);Ejemplo:
initial begin
$display("Simulation started");
#10;
$display("Time 10");
#10;
$display("Time 20");
endSalida:
Simulation started
Time 10
Time 20$monitor
$monitor imprime un mensaje automáticamente cada vez que cambia cualquiera de sus variables.
Sintaxis:
$monitor("message", variables);Ejemplo:
initial begin
a = 0; b = 0;
$monitor("Time %0t: a=%b, b=%b", $time, a, b);
#10 a = 1;
#10 b = 1;
#10 a = 0;
endSalida:
Time 0: a=0, b=0
Time 10: a=1, b=0
Time 20: a=1, b=1
Time 30: a=0, b=1$display vs $monitor
| $display | $monitor | |
|---|---|---|
| Cuándo imprime | Una vez al ejecutarse | Cada vez que cambia una variable |
| Cuántas veces | Tantas veces como lo llames | Continuamente (hasta que cambie) |
| Se usa para | header, mensajes de Test | Seguir señales cambiantes |
Especificadores de formato comunes
| Especificador | Significado | Ejemplo |
|---|---|---|
%b | Binary | $display("%b", a); |
%d | Decimal | $display("%d", count); |
%h | Hexadecimal | $display("%h", data); |
%t | Time | $display("%t", $time); |
%0t | Time (sin espacios) | $display("%0t", $time); |
%s | Cadena | $display("%s", "Hello"); |
Reglas importantes
| Regla | Explicación |
|---|---|
$display imprime una vez | Útil para encabezados y resultados finales |
$monitor imprime al cambiar | Útil para observar señales |
Solo un $monitor activo | El último reemplaza al anterior |
Usa $finish para detener | De lo contrario, la simulación puede ejecutarse para siempre |
Desafío
Add las instrucciones $display y $monitor que faltan a este testbench.
Qué hacer:
- Add
$displaypara imprimir un encabezado: "Testing OR Gate" - Add
$monitorpara imprimir time, x, y y z cada vez que cambie alguna señal. Formato: "Time %0t: x=%b, y=%b, z=%b" - Add
$displayal final para imprimir "Test complete"
Pruébalo tú mismo
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
// TODO: Añade el encabezado $display "Testing OR Gate"
// TODO: Añade $monitor para rastrear el tiempo, x, y, z
// Formato: "Time %0t: x=%b, y=%b, z=%b"
// Aplicar estímulo
x = 0; y = 0; #10;
x = 0; y = 1; #10;
x = 1; y = 0; #10;
x = 1; y = 1; #10;
// TODO: Añade $display "Test complete"
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge14Testbench Basics
What Is A TestbenchCreating StimulusDisplay And MonitorDumpfile And DumpvarsUsing System TasksRecap - Full Testbench3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online