Visualización y monitorización
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 75 de 90.
$display y $monitor son tareas del sistema que se utilizan para imprimir información de tu simulación. Te ayudan a ver qué sucede dentro de tu diseño.
$display
$display imprime un mensaje una vez en el momento en que se ejecuta.
Sintaxis:
$display("message", variables);Ejemplo:
initial begin
$display("Simulation started");
#10;
$display("Time 10");
#10;
$display("Time 20");
endSalida:
Simulation started
Time 10
Time 20$monitor
$monitor imprime un mensaje automáticamente cada vez que cualquiera de sus variables cambia.
Sintaxis:
$monitor("message", variables);Ejemplo:
initial begin
a = 0; b = 0;
$monitor("Time %0t: a=%b, b=%b", $time, a, b);
#10 a = 1;
#10 b = 1;
#10 a = 0;
endSalida:
Time 0: a=0, b=0
Time 10: a=1, b=0
Time 20: a=1, b=1
Time 30: a=0, b=1$display frente a $monitor
| $display | $monitor | |
|---|---|---|
| Cuándo imprime | Una vez al ejecutarse | Cada vez que cambia una variable |
| Cuántas veces | Tantas veces como lo llames | Continuamente (hasta que cambie) |
| Se usa para | Encabezados, mensajes de prueba | Seguimiento de señales cambiantes |
Especificadores de formato comunes
| Especificador | Significado | Ejemplo |
|---|---|---|
%b | Binario | $display("%b", a); |
%d | Decimal | $display("%d", count); |
%h | Hexadecimal | $display("%h", data); |
%t | Tiempo | $display("%t", $time); |
%0t | Tiempo (sin espacios) | $display("%0t", $time); |
%s | Cadena | $display("%s", "Hello"); |
Reglas importantes
| Regla | Explicación |
|---|---|
$display imprime una vez | Útil para encabezados y resultados finales |
$monitor imprime al cambiar | Útil para observar señales |
Solo un $monitor activo | El último reemplaza al anterior |
Usa $finish para detener | De lo contrario, la simulación puede ejecutarse para siempre |
Desafío
Añade las instrucciones $display y $monitor que faltan a este banco de pruebas.
Qué hacer:
- Añade
$displaypara imprimir un encabezado: "Testing OR Gate" - Añade
$monitorpara imprimir el tiempo, x, y y z cada vez que cambie alguna señal. Formato: "Time %0t: x=%b, y=%b, z=%b" - Añade
$displayal final para imprimir "Test complete"
Pruébalo tú mismo
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
// TODO: Añade el encabezado $display "Testing OR Gate"
// TODO: Añade $monitor para rastrear el tiempo, x, y, z
// Formato: "Time %0t: x=%b, y=%b, z=%b"
// Aplicar estímulo
x = 0; y = 0; #10;
x = 0; y = 1; #10;
x = 1; y = 0; #10;
x = 1; y = 1; #10;
// TODO: Añade $display "Test complete"
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles14Fundamentos de los testbench
¿Qué es un testbench?Creación de estímulosVisualización y monitorizaciónDumpfile y DumpvarsUso de tareas del sistemaRepaso: testbench completo3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online