Recap - Timing Control

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 72 de 90.

Desafío

Este desafío pone a prueba tu comprensión de los retrasos, los retrasos de las puertas, los retrasos de asignación, timescale y la generación de relojes.

Qué hacer:

Add una directiva timescale con 1ns / 1ps
Generate un reloj que toggles every 5 time units
Add una puerta AND con un retraso de puerta de 3 time unit
Usa un retraso de asignación para asignar a a b after 2 time units (Read a inmediatamente)

Pruébalo tú mismo

// TODO: Añade la directiva timescale (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: Genera un reloj que conmute cada 5 unidades de tiempo
  
  
  // TODO: Añade una puerta AND con retardo de 3 unidades de tiempo (entradas a, b, salida out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: Usa retardo de asignación para asignar a a b después de 2 unidades de tiempo
    // Lee a ahora, asigna a b después de 2 unidades de tiempo
    
    
    #20;
    $finish;
  end
endmodule