Dumpfile y Dumpvars
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 76 de 90.
Las formas de onda son la representación visual de los cambios de la señal a lo largo del tiempo. Una forma de onda muestra cómo las señales (como clk, a, b, out) cambian durante la simulación. El eje horizontal muestra el tiempo, y el eje vertical muestra los valores de la señal (0, 1, X, Z).
$dumpfile y $dumpvars son tareas del sistema utilizadas para crear un archivo de forma de onda (archivo VCD) que puedes ver en un visor de formas de onda como GTKWave. VCD significa Value Change Dump. Es un archivo que registra todos los cambios de señal durante la simulación. Puedes abrir este archivo en un visor de formas de onda para ver las señales visualmente.
$dumpfile
$dumpfile especifica el nombre del archivo de forma de onda que se va a crear.
Sintaxis:
$dumpfile("filename.vcd");Ejemplo:
$dumpfile("my_waveform.vcd");Esto crea un archivo llamado my_waveform.vcd.
$dumpvars
$dumpvars especifica qué señales registrar en el archivo de forma de onda.
Sintaxis:
$dumpvars(level, module_name);| Parámetro | Significado |
|---|---|
level | Cuántos niveles de jerarquía volcar (0 = todos los niveles) |
module_name | De qué módulo volcar las señales |
Nota: Jerarquía significa módulos dentro de otros módulos. El uso de 0 vuelca todas las señales del módulo superior y de cada módulo dentro de él, mientras que 1 vuelca solo las señales del módulo superior.
Uso Común
initial begin
$dumpfile("dump.vcd");
$dumpvars(0, testbench);
end$dumpfile("dump.vcd")→ crea el archivo llamadodump.vcd$dumpvars(0, testbench)→ vuelca todas las señales en el módulotestbenchy todos los submódulos
Ejemplo con Testbench
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
$dumpfile("dump.vcd");
$dumpvars(0, testbench);
$display("Creating waveform file...");
x = 0; y = 0; #10;
x = 0; y = 1; #10;
x = 1; y = 0; #10;
x = 1; y = 1; #10;
$finish;
end
endmoduleEjemplos de niveles de Dumpvars
| Nivel | Qué se vuelca |
|---|---|
0 | Todas las señales en el módulo y en todos los submódulos |
1 | Solo las señales en el módulo especificado (no en los submódulos) |
Desafío
Agrega las sentencias $dumpfile y $dumpvars que faltan para crear un archivo de forma de onda.
Qué hacer:
- Agrega
$dumpfilepara crear un archivo llamadowaveform.vcd - Agrega
$dumpvarspara volcar todas las señales en el módulotestbench
Hoja de referencia
Utilice $dumpfile y $dumpvars dentro de un bloque initial para generar un archivo de forma de onda VCD (Value Change Dump) para visualizarlo en herramientas como GTKWave:
initial begin
$dumpfile("dump.vcd"); // crea el archivo VCD
$dumpvars(0, testbench); // vuelca todas las señales en el testbench y sub-módulos
endNiveles de $dumpvars(level, module_name):
0— todas las señales en el módulo y todos los sub-módulos1— solo las señales en el módulo especificado (sin sub-módulos)
Pruébalo tú mismo
module and_gate (
input a,
input b,
output c
);
assign c = a & b;
endmodule
module testbench;
reg a, b;
wire c;
and_gate dut (
.a(a),
.b(b),
.c(c)
);
initial begin
// TODO: Agregar $dumpfile para crear "waveform.vcd"
// TODO: Agregar $dumpvars para volcar todas las señales en el banco de pruebas
// Sugerencia: $dumpvars(0, testbench);
if ($test$plusargs("vcd")) begin
$display("VCD file created successfully");
end
$display("Simulation running...");
a = 0; b = 0; #10;
a = 0; b = 1; #10;
a = 1; b = 0; #10;
a = 1; b = 1; #10;
$display("Simulation complete. Open waveform.vcd");
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores14Fundamentos de Testbench
¿Qué es un Testbench?Creación de estímulosDisplay y MonitorDumpfile y DumpvarsUso de tareas del sistemaResumen: Testbench completo3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo