Instanciación de módulos

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 33 de 90.

La instanciación de módulos es el proceso de crear una copia de un módulo dentro de otro módulo. Así se construyen diseños más grandes conectando componentes más pequeños.

Una vez que hayas definido un módulo, puedes usarlo dentro de otro módulo. Esto se llama instanciación. Cada instanciación crea una instancia separada de ese módulo. Piensa en ello como usar un plano para construir varias copias del mismo componente.

Sintaxis básica

module_name instance_name (connections);

Parte	Significado
`module_name`	Nombre del módulo que se va a instanciar
`instance_name`	Nombre único para esta copia
`connections`	Señales conectadas a los puertos del módulo

Ejemplo sencillo

Paso 1: Define un módulo

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Paso 2: Instáncialo en otro módulo

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

Esto es lo que ocurre en este código:

and_gate: el nombre del módulo que queremos usar (debe existir en algún lugar)
gate1: un nombre único que le damos a esta instancia específica
(x, y, z): las señales que conectamos a los puertos del módulo (en el mismo orden en que aparecen en la definición del módulo)

La primera señal x se conecta al primer puerto a. La segunda señal y se conecta al segundo puerto b. La tercera señal z se conecta al tercer puerto c.

Pasa una señal por cada puerto. Verilog también acepta menos señales, incluso paréntesis vacíos, pero cada puerto sin una señal queda sin conectar y no está conectado a nada en tu diseño. Pasar más señales de las que el módulo tiene puertos es un error.

Varias instancias

Puedes crear varias copias del mismo módulo:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Cada instancia tiene su propio nombre (gate1, gate2) y sus propias conexiones. Funcionan de forma independiente.

Qué ocurre durante la instanciación

Se crea una copia del hardware
Cada instancia tiene su propio conjunto de señales
Las instancias se ejecutan en paralelo (simultáneamente)

Las señales que pases determinan cómo se conectan las instancias con el resto de tu diseño

Reglas de instanciación

Regla	Motivo
El nombre de la instancia debe ser único	Para distinguir entre copias
El nombre del módulo debe existir	Debe estar definido en otro lugar
Pasa una señal por puerto	Un puerto sin señal queda sin conectar, y un número de señales mayor que el de puertos es un error
El orden de las conexiones debe coincidir con el orden de los puertos	La primera señal se conecta al primer puerto, etc.

Desafío

Completa el código creando una instancia del módulo or_gate.

Qué hacer:

Crea una instancia de or_gate con el nombre de instancia or1
Pasa las señales en el orden correcto: input_a, input_b, output_y

Pruébalo tú mismo

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: Instancia or_gate con el nombre or1
  // Pasa las señales en este orden: input_a, input_b, output_y
  // No uses la sintaxis .port(signal)
  

endmodule

Ponte a prueba

Esta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.

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