Instanciación de módulos

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 33 de 90.

La instanciación de un módulo es el proceso de crear una copia de un módulo dentro de otro módulo. Es la forma en que se construyen diseños más grandes conectando componentes más pequeños entre sí.

Una vez que has definido un module, puedes usarlo dentro de otro module. Esto se llama instanciación. Cada instanciación crea una instancia independiente de ese module. Piensa en ello como usar un plano para construir múltiples copias del mismo componente.

Sintaxis básica

module_name instance_name (connections);

Part	Meaning
`module_name`	Nombre del módulo a instanciar
`instance_name`	Nombre único para esta copia
`connections`	Señales conectadas a los puertos del módulo

Ejemplo simple

Paso 1: Definir un módulo

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Paso 2: Instanciarlo en otro módulo

module top (
  input x,
  input y,
  output z
);
  and_gate gate1 (x, y, z);
endmodule

Esto es lo que sucede en este código:

and_gate: el nombre del módulo que queremos usar (debe existir en algún lugar)
gate1: un nombre único que le damos a esta instancia específica
(x, y, z): las señales que conectamos a los puertos del módulo (en el mismo orden en que aparecen en la definición del módulo)

La primera señal x se conecta al primer puerto a. La segunda señal y se conecta al segundo puerto b. La tercera señal z se conecta al tercer puerto c.

Debes pasar señales al módulo. Los paréntesis no pueden estar vacíos. El número de señales debe coincidir con el número de puertos.

Múltiples instancias

Puedes crear múltiples copias del mismo módulo:

module top;
  wire out1, out2;
  wire sig1, sig2, sig3, sig4;
  
  and_gate gate1 (sig1, sig2, out1);
  and_gate gate2 (sig3, sig4, out2);
endmodule

Cada instancia tiene su propio nombre (gate1, gate2) y sus propias conexiones. Funcionan de manera independiente.

Qué ocurre durante la instanciación

Se crea una copia del hardware
Cada instancia tiene su propio conjunto de señales
Las instancias se ejecutan en paralelo (simultáneamente)

Las señales que pasas determinan cómo las instancias se conectan al resto de tu diseño

Reglas para la instanciación

Regla	Por qué
El nombre de la instancia debe ser único	Para distinguir entre copias
El nombre del módulo debe existir	Debe estar definido en otro lugar
El número de conexiones debe coincidir con el número de puertos	De lo contrario, Verilog no sabrá qué se conecta con qué
El orden de conexión debe coincidir con el orden de los puertos	La primera señal se conecta al primer puerto, etc.

Desafío

Completa el código instanciando el módulo or_gate.

Qué hacer:

Instancia or_gate con el nombre de instancia or1
Pasa las señales en el orden correcto: input_a, input_b, output_y

Pruébalo tú mismo

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

module top (
  input input_a,
  input input_b,
  output output_y
);
  
  // TODO: Instanciar or_gate con el nombre or1
  // Pasa las señales en orden: input_a, input_b, output_y
  // No uses la sintaxis .port(signal)
  

endmodule