Writing The Module

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 43 de 90.

Desafío

Un semisumador es un circuito que suma dos bits individuales y te indica:

sum: el resultado (0 o 1)
carry: si hay un desbordamiento (1 cuando ambas entradas son 1)

Ejemplo

a	b	sum	carry
0	0	0	sin desbordamiento
0	1	1	sin desbordamiento
1	0	1	sin desbordamiento
1	1	0	desbordamiento (carry = 1)

Cuando sumas 1 + 1 en binario, el resultado es 0 con un carry de 1 (al igual que 5 + 5 = 0 con un carry de 1 en decimal).

Antes de añadir la lógica, necesitamos crear el contenedor del módulo: la estructura vacía que contendrá nuestro circuito semisumador.

Para un semisumador, estas son las tareas:

Crear un módulo llamado half_adder
Añadir dos entradas: a y b
Añadir dos salidas: sum y carry

Pruébalo tú mismo

  // Tarea 1: Crea un módulo llamado half_adder

  // Tarea 2: Añade dos entradas: a y b
  
  // Tarea 3: Añade dos salidas: sum y carry

  // La lógica se añadirá más tarde

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The ModuleDesigning The Logic

Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

Practica por tu cuenta: Compilador de Verilog online