Uso de la sentencia Case

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 66 de 90.

Desafío

Construye un multiplexor de 4 a 1 usando una sentencia case en lugar de if-else.

Tabla de Verdad

sel	out
00	out = in0
01	out = in1
10	out = in2
11	out = in3

Qué hacer:

Crea un módulo llamado mux4to1_case
Añade las entradas in0, in1, in2, in3 (de 1 bit cada una)
Añade la entrada sel (de 2 bits)
Añade la salida out (de 1 bit, tipo reg)
Añade un bloque always @(*)
En su interior, añade una sentencia case (sel)
Añade casos para 2'b00, 2'b01, 2'b10, 2'b11
Añade un caso default
Cierra con endcase y endmodule

Pruébalo tú mismo

// TODO: Crear un módulo llamado mux4to1_case

// TODO: Añadir entradas: in0, in1, in2, in3 (1 bit cada una)

// TODO: Añadir entrada sel (2 bits)

// TODO: Añadir salida out (tipo reg)

// TODO: Añadir bloque always @(*)

// TODO: Añadir case (sel)

// TODO: Añadir caso 2'b00: out = in0;

// TODO: Añadir caso 2'b01: out = in1;

// TODO: Añadir caso 2'b10: out = in2;

// TODO: Añadir caso 2'b11: out = in3;

// TODO: Añadir default: out = in0;

// TODO: Añadir endcase

// TODO: Añadir endmodule