Uso de la sentencia Case

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 66 de 90.

Desafío

Crea un multiplexor de 4 a 1 utilizando una sentencia case en lugar de if-else.

Tabla de verdad

sel	out
00	out = in0
01	out = in1
10	out = in2
11	out = in3

Qué hacer:

Crea un módulo llamado mux4to1_case
Añade las entradas in0, in1, in2, in3 (1 bit cada una)
Añade la entrada sel (2 bits)
Añade la salida out (1 bit, tipo reg)
Añade un bloque always @(*)
Dentro, añade una sentencia case (sel)
Añade casos para 2'b00, 2'b01, 2'b10, 2'b11
Añade un caso default
Cierra con endcase y endmodule

Pruébalo tú mismo

// TODO: Crea el módulo llamado mux4to1_case

// TODO: Añade entradas: in0, in1, in2, in3 (1 bit cada una)

// TODO: Añade entrada sel (2 bits)

// TODO: Añade salida out (tipo reg)

// TODO: Añade el bloque always @(*)

// TODO: Añade case (sel)

// TODO: Añade case 2'b00: out = in0;

// TODO: Añade case 2'b01: out = in1;

// TODO: Añade case 2'b10: out = in2;

// TODO: Añade case 2'b11: out = in3;

// TODO: Añade default: out = in0;

// TODO: Añade endcase

// TODO: Añade endmodule