Casex y Casez

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 56 de 90.

A veces solo te interesan bits específicos de un valor, mientras que otros bits se pueden ignorar. Por ejemplo, en un codificador de prioridad, quieres encontrar el primer bit 1 independientemente de los otros bits.

Una declaración case normal requeriría que listes cada combinación posible de los bits que no importan, lo cual es imposible para buses anchos.

casez y casex resuelven este problema al permitirte marcar ciertos bits como "don't care" usando ?, z o x.

Casez vs Casex vs Regular Case

Declaración	Bits Don't-Care	Mejor para
`case`	Ninguno	Coincidencia exacta
`casez`	`z` o `?`	Codificadores de prioridad (recomendado)
`casex`	`x`, `z`, o `?`	Evitar (oculta errores)

casez ignora los bits que son z o ? (recomendado)
casex también ignora los bits x — lo que puede ocultar errores de simulación

Utiliza siempre casez, no casex. casex se creó primero, pero los ingenieros se dieron cuenta de que era peligroso porque ignora los valores x (que a menudo indican registros no inicializados o errores de simulación). casez se introdujo como una alternativa más segura.

Ejemplo

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

El ? significa "no importa" — ese bit puede ser 0, 1 o cualquier cosa.

Desafío

Qué hacer:

Añade la declaración casez que falta para hacer que este decodificador funcione.

Cómo funciona:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
Predeterminado → out = 4'b0000

Pruébalo tú mismo

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: Añadir sentencia casez
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule