Operadores lógicos
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 24 de 90.
Los operadores lógicos funcionan con valores completos y devuelven un único resultado: 1 (verdadero) o 0 (falso). A diferencia de los operadores bit a bit, que funcionan bit a bit, los operadores lógicos tratan todo el valor como verdadero (distinto de cero) o falso (cero).
| Tipo | Ejemplo | Resultado |
|---|---|---|
| AND bit a bit | 4'b1010 & 4'b1100 | 4'b1000 (varios bits) |
| AND lógico | (4'b1010 && 4'b1100) | 1 (un solo bit) |
Operadores lógicos disponibles
| Operador | Significado | Descripción |
|---|---|---|
&& | AND lógico | Verdadero si ambos operandos son verdaderos (distintos de cero) |
|| | OR lógico | Verdadero si al menos uno de los operandos es verdadero |
! | NOT lógico | Verdadero si el operando es falso (cero) |
Cómo funcionan
AND lógico (<strong>&&</strong>):
(5 && 3) // 1 (ambos no cero)
(5 && 0) // 0 (el segundo es cero)
(0 && 0) // 0 (ambos cero)OR lógico (<strong>||</strong>):
(5 || 3) // 1 (al menos uno distinto de cero)
(5 || 0) // 1 (el primero distinto de cero)
(0 || 0) // 0 (ambos cero)NOT lógico (<strong>!</strong>):
!5 // 0 (no cero se convierte en falso)
!0 // 1 (cero se convierte en verdadero)Ejemplo de código
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleSalida:
5 && 0 = 0
5 || 0 = 1
!5 = 0Uso común
Los operadores lógicos se utilizan en las instrucciones if y las condiciones:
if (a && b) // Verdadero si tanto a como b son distintos de cero
$display("Both true");
if (a || b) // Verdadero si al menos uno es distinto de cero
$display("At least one true");
if (!reset) // Verdadero cuando reset es 0
$display("Reset is inactive");Desafío
Escribe las expresiones lógicas correctas para cada tarea.
Qué hacer:
- Comprueba si
value1Yvalue2son verdaderos y almacena el resultado enand_out - Comprueba si
value1Ovalue2es verdadero y almacena el resultado enor_out - Comprueba si
value1es falso y almacena el resultado ennot_out
Pruébalo tú mismo
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online