Operadores lógicos
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 24 de 90.
Los operadores lógicos trabajan sobre valores completos y devuelven un único resultado: 1 (verdadero) o 0 (falso). A diferencia de los operadores bit a bit que trabajan bit por bit, los operadores lógicos tratan el valor completo como verdadero (distinto de cero) o falso (cero).
| Tipo | Ejemplo | Resultado |
|---|---|---|
| AND bit a bit | 4'b1010 & 4'b1100 | 4'b1000 (múltiples bits) |
| AND lógico | (4'b1010 && 4'b1100) | 1 (bit único) |
Operadores lógicos disponibles
| Operador | Significado | Descripción |
|---|---|---|
&& | AND lógico | Verdadero si ambos operandos son verdaderos (distintos de cero) |
|| | OR lógico | Verdadero si al menos uno de los operandos es verdadero |
! | NOT lógico | Verdadero si el operando es falso (cero) |
Cómo funcionan
AND lógico (<strong>&&</strong>):
(5 && 3) // 1 (ambos son distintos de cero)
(5 && 0) // 0 (el segundo es cero)
(0 && 0) // 0 (ambos son cero)OR lógico (<strong>||</strong>):
(5 || 3) // 1 (al menos uno distinto de cero)
(5 || 0) // 1 (primero distinto de cero)
(0 || 0) // 0 (ambos son cero)NOT lógico (<strong>!</strong>):
!5 // 0 (distinto de cero se convierte en falso)
!0 // 1 (cero se convierte en verdadero)Ejemplo de código
module logical_demo;
reg a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleSalida:
5 && 0 = 0
5 || 0 = 1
!5 = 0Uso Común
Los operadores lógicos se utilizan en sentencias if y condiciones:
if (a && b) // Verdadero si tanto a como b son distintos de cero
$display("Both true");
if (a || b) // Verdadero si al menos uno es distinto de cero
$display("At least one true");
if (!reset) // Verdadero cuando reset es 0
$display("Reset is inactive");Desafío
Escribe las expresiones lógicas correctas para cada tarea.
Qué hacer:
- Comprueba si
value1Yvalue2son ambos verdaderos y almacénalo enand_out - Comprueba si
value1Ovalue2es verdadero y almacénalo enor_out - Comprueba si
value1es falso y almacénalo ennot_out
Hoja de referencia
Los operadores lógicos tratan los valores completos como verdaderos (distintos de cero) o falsos (cero), devolviendo un resultado de un solo bit.
| Operador | Significado | Resultado |
|---|---|---|
&& | AND lógico | 1 si ambos operandos son distintos de cero |
|| | OR lógico | 1 si al menos un operando es distinto de cero |
! | NOT lógico | 1 si el operando es cero |
(5 && 3) // 1
(5 && 0) // 0
(5 || 0) // 1
(0 || 0) // 0
!5 // 0
!0 // 1En comparación con los operadores bit a bit, los operadores lógicos colapsan el valor completo:
4'b1010 & 4'b1100 // 4'b1000 (bit a bit, múltiples bits)
4'b1010 && 4'b1100 // 1 (lógico, un solo bit)Comúnmente utilizados en condiciones:
if (a && b) // verdadero si ambos son distintos de cero
if (a || b) // verdadero si al menos uno es distinto de cero
if (!reset) // verdadero cuando reset es 0Pruébalo tú mismo
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo