For Loop
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 58 de 90.
Los bucles en Verilog te permiten ejecutar un bloque de código varias veces. Son especialmente útiles en los bancos de pruebas para generar patrones de prueba repetitivos, inicializar memory e iterar sobre matrices. A diferencia de las descripciones de hardware que se ejecutan en paralelo, los bucles se ejecutan secuencialmente, lo que los hace ideales para la simulación y las pruebas.
El bucle más utilizado es el <strong>for</strong> bucle, que se repite un número específico de veces. Un bucle for ejecuta un bloque de código repetidamente, con una variable de bucle que cambia en cada iteración. Tú controlas exactamente cuántas veces se ejecuta.
Sintaxis:
for (initialization; condition; increment) begin
// Código a repetir
end| Parte | Qué hace | Ejemplo |
|---|---|---|
initialization | Establece el valor inicial | i = 0 |
condition | Cuándo detenerse | i < 10 |
increment | Cambia en cada loop | i = i + 1 |
Ejemplo sencillo
integer i;
for (i = 0; i < 5; i = i + 1) begin
$display("i = %d", i);
endSalida:
i = 0
i = 1
i = 2
i = 3
i = 4El loop se ejecuta 5 veces (i = 0, 1, 2, 3, 4).
Bucle For en bancos de pruebas
Los bucles For se usan comúnmente para probar todas las combinaciones de entrada:
integer test_value;
for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
$display("test_value = %d", test_value);
endEsto prueba los 16 valores posibles de una señal de 4 bits.
Bucle loop con arrays
reg [7:0] memory [0:9];
integer i;
initial begin
for (i = 0; i < 10; i = i + 1) begin
memory[i] = i * 8;
end
endEsto inicializa 10 ubicaciones de memory.
Reglas importantes
| Regla | Explicación |
|---|---|
La variable de Loop debe ser integer o reg | No puede ser wire |
Usa begin/end para varias instrucciones | Es obligatorio para más de una línea |
| Evita los bucles infinitos | Asegúrate de que condition finalmente se vuelva false |
| Se usa mejor en bancos de pruebas | La mayoría de los bucles no son sintetizables |
Desafío
Qué hacer:
Add el for loop que falta para imprimir números del 0 al 3.
Pruébalo tú mismo
module for_challenge;
integer i;
initial begin
$display("Printing 0 to 3:");
// TODO: Añade un bucle for
// Inicializa i = 0
// Bucle mientras i < 4
// Incrementa i = i + 1
// Dentro, imprime con: $display("i = %d", i);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPractica por tu cuenta: Compilador de Verilog online