Valores especiales X y Z

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 17 de 90.

X y Z son valores especiales que nos dan información sobre el estado del hardware durante la simulación.

X (Desconocido) — Para depuración

X aparece en la simulación para indicar problemas con tu diseño.

Cuando ves X, a menudo significa:

Registro no inicializado — olvidaste establecer un valor antes de usarlo
Múltiples controladores (drivers) — dos cosas diferentes están intentando controlar el mismo cable al mismo tiempo
Violación de temporización — una señal cambió en el momento equivocado, creando un estado inestable

X no existe en el hardware real. Es una herramienta de simulación que le indica que algo está mal en su diseño para que pueda solucionarlo antes de fabricar el chip real.

Sin X, podrías ver 0s o 1s aleatorios y no darte cuenta de que hay un problema. X hace que los errores sean visibles.

Causas comunes:

reg a;           // Inicialmente X (desconocido)
reg b;
assign b = a;    // b se convierte en X porque a es X

Z (Alta impedancia)

Z representa un estado de alta impedancia o desconectado.

Una señal es Z cuando no está siendo impulsada por nada
Z significa "este cable está desconectado"
Se utiliza para buffers tri-estado y buses compartidos

Causas comunes:

wire c;          // Inicialmente Z (no conectado)
assign c = 1'bZ; // Explicitly set to Z

Escribir X y Z en Verilog

Puedes asignar valores X y Z al igual que 0 y 1:

reg [3:0] data;

data = 4'b10X0;    // Bit 1 is unknown (0-indexed from the right)
data = 4'b01Z1;    // El bit 1 está en alta impedancia
data = 4'bXXXX;    // All bits unknown
data = 4'bZZZZ;    // Todos los bits en alta impedancia

X y Z en Formas de Onda

En las formas de onda de simulación:

X aparece como una línea roja o "X"
Z aparece como una línea en el medio o "Z"

Estos le ayudan a depurar su diseño mostrando dónde las señales son unknown o están desconectadas.

Notas importantes

X se propaga a través de la lógica (X AND 0 = 0, pero X AND 1 = X)
Z se utiliza habitualmente para buses de tres estados
En la síntesis, X y Z pueden tratarse de forma diferente

Siempre inicialice las señales reg para evitar X en la simulación

Desafío

Completa el código escribiendo los valores correctos que contienen X y Z.

Qué hacer:

Establece a en un valor de 4 bits donde el bit 1 sea `unknown` (`others` 0)
Establece c con todos los `bits` en `unknown` (4 `bits`)
Establece d con todos los `bits` en `high`-`impedance` (4 `bits`)

Pruébalo tú mismo

module xz_challenge;
  wire [3:0] a, c, d;
  
  assign a = 4'b______;   // Bit 1 is X (others 0)
  assign c = 4'b______;   // Todos los bits X
  assign d = 4'b______;   // All bits Z
  
  initial begin
    $display("a = %b", a);
    $display("c = %b", c);
    $display("d = %b", d);
    $finish;
  end
  
endmodule