Valores especiales X y Z

Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 17 de 90.

X y Z son valores especiales que nos dan información sobre el estado del hardware durante la simulación.

X (Desconocido) — Para depuración

X aparece en la simulación para indicar problemas con su diseño.

Cuando ves X, a menudo significa:

Registro no inicializado — olvidaste establecer un valor antes de usarlo
Múltiples controladores (drivers) — dos cosas diferentes están intentando controlar el mismo cable al mismo tiempo
Violación de tiempo — una señal cambió en el momento equivocado, creando un estado inestable

X no existe en el hardware real. Es una herramienta de simulación que le indica que algo anda mal con su diseño para que pueda corregirlo antes de fabricar el chip real.

Sin X, podrías ver 0s o 1s aleatorios y no darte cuenta de que hay un problema. X hace que los errores sean visibles.

Causas comunes:

reg a;           // Inicialmente X (desconocido)
reg b;
assign b = a;    // b se convierte en X porque a es X

Z (Alta impedancia)

Z representa un estado de alta impedancia o desconectado.

Una señal es Z cuando no está siendo controlada por nada
Z significa "este cable está desconectado"
Se utiliza para buffers de tres estados y buses compartidos

Causas comunes:

wire c;          // Inicialmente Z (no conectado)
assign c = 1'bZ; // Establecido explícitamente en Z

Escribir X y Z en Verilog

Puedes asignar valores X y Z al igual que 0 y 1:

reg [3:0] data;

data = 4'b10X0;    // El bit 1 es desconocido (indexado en 0 desde la derecha)
data = 4'b01Z1;    // El bit 1 es de alta impedancia
data = 4'bXXXX;    // Todos los bits son desconocidos
data = 4'bZZZZ;    // Todos los bits son de alta impedancia

X y Z en formas de onda

En las formas de onda de simulación:

X aparece como una línea roja o "X"
Z aparece como una línea en el medio o "Z"

Estos te ayudan a depurar tu diseño mostrando dónde las señales son desconocidas o están desconectadas.

Notas importantes

X se propaga a través de la lógica (X AND 0 = 0, pero X AND 1 = X)
Z se utiliza habitualmente para buses tri-state
En la síntesis, X y Z pueden tratarse de forma diferente

Siempre inicialice las señales reg para evitar X en la simulación

Desafío

Completa el código escribiendo los valores correctos que contienen X y Z.

Qué hacer:

Establece a a un valor de 4 bits donde el bit 1 sea desconocido (los demás 0)
Establece c con todos los bits desconocidos (4 bits)
Establece d con todos los bits en alta impedancia (4 bits)

Hoja de referencia

X (Desconocido) y Z (Alta impedancia) son valores de simulación especiales en Verilog.

X — Estado desconocido (solo simulación, no hardware real):

Un reg no inicializado comienza como X
Causado por: registros no inicializados, múltiples controladores (drivers), violaciones de tiempo
Se propaga a través de la lógica (X AND 1 = X, pero X AND 0 = 0)
Aparece como una línea roja en las formas de onda

Z — Estado de alta impedancia / desconectado:

Un wire no controlado comienza como Z
Utilizado para buffers tri-state y buses compartidos
Aparece como una línea media en las formas de onda

Escribir X y Z en Verilog:

reg [3:0] data;

data = 4'b10X0;    // Bit 1 is unknown
data = 4'b01Z1;    // Bit 1 is high-impedance
data = 4'bXXXX;    // All bits unknown
data = 4'bZZZZ;    // All bits high-impedance

assign c = 1'bZ;   // Explicitly set wire to Z

Pruébalo tú mismo

module xz_challenge;
  wire [3:0] a, c, d;
  
  assign a = 4'b______;   // Bit 1 is X (others 0)
  assign c = 4'b______;   // Todos los bits X
  assign d = 4'b______;   // All bits Z
  
  initial begin
    $display("a = %b", a);
    $display("c = %b", c);
    $display("d = %b", d);
    $finish;
  end
  
endmodule