Instrucción Disable
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 62 de 90.
La instrucción disable detiene la ejecución de un bloque con nombre (como un bucle forever, un bloque begin-end o una tarea). Es útil para salir de bucles que, de otro modo, se ejecutarían para siempre.
Sintaxis:
disable block_name;El bloque debe estar etiquetado con un nombre.
Deshabilitar con un bucle infinito
initial begin : counter // counter le da al bloque el nombre counter.
forever begin
#10 count = count + 1;
if (count == 5) begin
disable counter; // disable counter detiene todo ese bloque nombrado.
end
end
endEl bucle forever está dentro de un bloque con nombre counter. La instrucción disable counter se coloca dentro del bucle. Cuando count alcanza 5, disable counter se ejecuta y detiene todo el bloque counter, lo que también detiene inmediatamente el bucle forever.
Deshabilitar en un bloque separado
initial begin : counter
forever begin
#10 count = count + 1;
end
end
initial begin
#50;
disable counter; // Detiene el bloque counter desde fuera
endAquí, el bucle forever se ejecuta continuamente dentro del bloque con nombre counter. La instrucción disable counter se coloca en un bloque initial separado. Después de 50 unidades de tiempo, disable counter se ejecuta y detiene el bloque counter, lo que termina el bucle forever desde fuera.
Reglas importantes
| Regla | Explicación |
|---|---|
| El bloque debe tener un nombre | begin : block_name |
| Deshabilitar detiene la ejecución inmediatamente | El código se detiene en ese momento |
| Se puede usar desde cualquier lugar | Desde cualquier bloque del módulo |
Es útil para detener bucles forever | De lo contrario, nunca se detienen |
Desafío
Se te proporciona un módulo con un contador que se ejecuta para siempre.
Qué hacer:
Completa el bloque vacío reemplazando cada comentario por el código correcto:
- Añade
#50;para esperar 50 unidades de tiempo - Añade
disable counter;para detener el bloque del contador - Añade
$display("Counter stopped");para imprimir el mensaje - Añade
$finish;para finalizar la simulación
Pruébalo tú mismo
module disable_challenge;
integer count;
initial begin
count = 0;
fork
begin : counter
forever begin
#10 count = count + 1;
$display("count = %d", count);
end
end
begin
// Paso 1: Espera 50 unidades de tiempo
// Paso 2: Deshabilita el bloque counter
// Paso 3: Imprime "Counter stopped"
// Paso 4: Termina la simulación
end
join
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online