Disable Statement
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 62 de 90.
La instrucción disable detiene la ejecución de un named block (como un bucle forever, un bloque begin-end o una tarea). Es útil para salir de bucles que, de otro modo, se ejecutarían para siempre.
Sintaxis:
disable block_name;El bloque debe estar etiquetado con un nombre.
Deshabilitar con un bucle forever
initial begin : counter // counter le da al bloque el nombre counter.
forever begin
#10 count = count + 1;
if (count == 5) begin
disable counter; // disable counter detiene todo ese bloque con nombre.
end
end
endEl bucle forever está dentro de un bloque con nombre counter. La instrucción disable counter se coloca dentro del bucle. Cuando count alcanza 5, disable counter se ejecuta y detiene todo el bloque counter, lo que también detiene inmediatamente el bucle forever.
Disable en un block separado
initial begin : counter
forever begin
#10 count = count + 1;
end
end
initial begin
#50;
disable counter; // Detiene el bloque counter desde fuera
endAquí, el bucle forever se ejecuta continuamente dentro del bloque con nombre counter. La instrucción disable counter se coloca en un bloque separate initial. Después de 50 unidades de time, disable counter se ejecuta y detiene el bloque counter, lo que termina el bucle forever desde outside.
Reglas importantes
| Regla | Explicación |
|---|---|
| Block debe estar named | begin : block_name |
| Disable stops la ejecución inmediatamente | El código se detiene en ese momento |
| Se puede usar desde cualquier lugar | Desde cualquier block del module |
Útil para detener bucles forever | De lo contrario, nunca se detienen |
Desafío
Se te proporciona un módulo con un contador que se ejecuta forever.
Qué hacer:
Completa el bloque vacío reemplazando cada comentario por el código correcto:
- Añade
#50;para esperar 50 unidades de time - Añade
disable counter;para detener el bloque counter - Añade
$display("Counter stopped");para imprimir el mensaje - Añade
$finish;para finalizar la simulation
Pruébalo tú mismo
module disable_challenge;
integer count;
initial begin
count = 0;
fork
begin : counter
forever begin
#10 count = count + 1;
$display("count = %d", count);
end
end
begin
// Paso 1: Espera 50 unidades de tiempo
// Paso 2: Deshabilita el bloque counter
// Paso 3: Imprime "Counter stopped"
// Paso 4: Termina la simulación
end
join
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
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Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
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