Sentencia Disable
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 62 de 90.
La sentencia disable detiene la ejecución de un named block (como un bucle forever, bloque begin-end o tarea). Es útil para salir de bucles que de otro modo se ejecutarían para siempre.
Sintaxis:
disable block_name;El bloque debe estar etiquetado con un nombre.
Disable con bucle Forever
initial begin : counter // counter le da al bloque el nombre counter.
forever begin
#10 count = count + 1;
if (count == 5) begin
disable counter; // disable counter detiene todo ese bloque con nombre.
end
end
endEl bucle forever está dentro de un bloque con nombre counter. La sentencia disable counter se coloca dentro del bucle. Cuando count llega a 5, disable counter se ejecuta y detiene el bloque counter completo, lo que también detiene inmediatamente el bucle forever.
Disable en un bloque separado
initial begin : counter
forever begin
#10 count = count + 1;
end
end
initial begin
#50;
disable counter; // Detiene el bloque counter desde fuera
endAquí, el bucle forever se ejecuta continuamente dentro del bloque con nombre counter. La sentencia disable counter se coloca en un bloque initial separado. Después de 50 unidades de tiempo, disable counter se ejecuta y detiene el bloque counter — lo que termina el bucle forever desde el exterior.
Reglas importantes
| Regla | Explicación |
|---|---|
| El block debe ser named | begin : block_name |
| Disable stops la ejecución inmediatamente | El código stops en that momento |
| Se puede usar desde cualquier lugar | Desde cualquier block en el module |
Útil para detener bucles forever | De lo contrario, nunca se detienen |
Desafío
Se te proporciona un módulo con un contador que se ejecuta indefinidamente.
Qué hacer:
Completa el bloque vacío reemplazando cada comentario con el código correcto:
- Añade
#50;para esperar 50 unidades de tiempo - Añade
disable counter;para detener el bloque counter - Añade
$display("Counter stopped");para imprimir el mensaje - Añade
$finish;para finalizar la simulación
Pruébalo tú mismo
module disable_challenge;
integer count;
initial begin
count = 0;
fork
begin : counter
forever begin
#10 count = count + 1;
$display("count = %d", count);
end
end
begin
// Paso 1: Espera 50 unidades de tiempo
// Paso 2: Deshabilita el bloque counter
// Paso 3: Imprime "Counter stopped"
// Paso 4: Termina la simulación
end
join
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
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1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo