Recap - Full Testbench

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 78 de 90.

Desafío

Este desafío pone a prueba todo lo que has aprendido sobre testbench: stimulus, display, monitor, dumpfile, dumpvars y las tareas del sistema. Se te proporciona un módulo de compuerta XOR para probar.
Qué hacer:

Crea un testbench completo que:

Declare señales (reg para las entradas, wire para la salida)
Instancie la compuerta XOR con el nombre dut
Cree un archivo de formas de onda llamado xor_waveform.vcd
Vuelque todas las señales del testbench
Imprima un encabezado: "Testing XOR Gate"
Use $monitor para realizar el seguimiento de time, x, y y z
Pruebe las cuatro combinaciones de entrada (00, 01, 10, 11) con un retardo #10 entre cada una
Imprima "Test complete" al final
Finalice la simulación con $finish

Pruébalo tú mismo

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: Declara reg para x e y
  
  // TODO: Declara wire para z
  

  // TODO: Instancia xor_gate con el nombre dut
  // Conecta .x(x), .y(y), .z(z)


  initial begin
    // TODO: Añade $dumpfile "xor_waveform.vcd"
    
    // TODO: Añade $dumpvars (0, testbench)
    
    // TODO: Añade $display "Testing XOR Gate"
    
    // TODO: Añade $monitor para time, x, y, z
    // Formato: "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Añade estímulo para las cuatro combinaciones
    // 00, 01, 10, 11 con retardo #10
    
    // TODO: Añade $display "Test complete"
    
    // TODO: Añade $finish
    
  end
endmodule