Diseñar la lógica
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 44 de 90.
Desafío
Diseñar la lógica significa determinar qué ecuaciones necesita el circuito basándose en la tabla de verdad.
Tabla de verdad:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Paso 2: Encuentra el patrón de sum
- sum = 1 cuando a=0,b=1 o a=1,b=0
- sum = 1 cuando a y b son diferentes
- Diferente = XOR →
sum = a ^ b
Paso 3: Encuentra el patrón de carry
- carry = 1 solo cuando a=1 y b=1
- Ambos = AND →
carry = a & b
Paso 4: Escribe las ecuaciones
sum = a ^ b
carry = a & b
Qué hacer:
Tu tarea es añadir las ecuaciones lógicas que faltan dentro del módulo.
1. Añade una instrucción assign para sum (a XOR b)
2. Añade una instrucción assign para carry (a AND b)
Pruébalo tú mismo
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTodas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores
11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online