Diseñar la lógica
Parte de la sección Fundamentos del Journey de Verilog de Coddy — lección 44 de 90.
Desafío
Diseñar la lógica significa descubrir qué ecuaciones necesita el circuito basándose en la tabla de verdad.
Tabla de verdad:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Paso 2: Encontrar el patrón para sum
- sum = 1 cuando a=0,b=1 o a=1,b=0
- sum = 1 cuando a y b son diferentes
- Diferentes = XOR →
sum = a ^ b
Paso 3: Encontrar el patrón para carry
- carry = 1 solo cuando a=1 y b=1
- Ambos = AND →
carry = a & b
Paso 4: Escribir ecuaciones
sum = a ^ b
carry = a & b
Qué hacer:
Tu tarea es agregar las ecuaciones lógicas faltantes dentro del module.
1. Agrega una sentencia assign para sum (a XOR b)
2. Agrega una sentencia assign para carry (a AND b)
Pruébalo tú mismo
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTodas las lecciones de Fundamentos
1Introducción
¿Qué es Verilog?Hardware vs SoftwareNiveles de abstracción de diseñoTu primer móduloComentarios4Operadores Parte 1
Operadores aritméticosOperador de móduloOperadores de comparaciónRepaso - Matemáticas simplesOperadores bit a bit7Asignación y Compuertas
Asignación ContinuaAsignación con OperadoresPrimitivas de Compuertas IntegradasCompuertas AND OR NOTCompuertas XOR XNORResumen - Circuito de Compuertas Lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores Parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalResumen - Desafío de operadores
3Sistema de numeración
Representación binariaNúmeros con tamaño definidoNúmeros sin tamaño definidoNúmeros negativosValores especiales X y ZResumen - Formatos de números6Módulos
Estructura del móduloPuertos de entrada y salidaPuertos InoutInstanciación de módulosMapeo de puertos por nombreMapeo de puertos por ordenResumen: Construye un módulo