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Designing The Logic

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 44 de 90.

Desafío

Diseñar la lógica significa determinar qué ecuaciones necesita el circuito basándose en la tabla de verdad.

Tabla de verdad:

a	b	sum	carry
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Paso 2: Encontrar el patrón para sum

sum = 1 cuando a=0,b=1 o a=1,b=0
sum = 1 cuando a y b son diferentes
Diferente = XOR → sum = a ^ b

Paso 3: Encontrar el patrón para carry

carry = 1 solo cuando a=1 y b=1
Ambos = AND → carry = a & b

Paso 4: Escribir las ecuaciones

sum = a ^ b

carry = a & b

Qué hacer:

Tu tarea es añadir las ecuaciones lógicas que faltan dentro del module.

1. Añade una instrucción assign para sum (a XOR b)
2. Añade una instrucción assign para carry (a AND b)

Pruébalo tú mismo

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);

endmodule

Todas las lecciones de Fundamentos

1Introducción

Qué es Verilog Hardware frente a software Tu primer módulo Comentarios Niveles de abstracción del diseño

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The ModuleDesigning The Logic Lección de proyecto

Lección de proyecto

Writing The Testbench

Lección de proyecto

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Lección de proyecto

Transmitter Design

Lección de proyecto

Lección de proyecto

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