Estructura de módulos

Un módulo es el bloque de construcción básico en Verilog. Cada diseño se construye a partir de módulos que se conectan entre sí para formar sistemas más grandes.

Un módulo es un componente de hardware con:

• Un nombre
• Entradas (señales que entran)
• Salidas (señales que salen)
• Lógica interna (lo que hace el módulo)

Piensa en un módulo como un chip con pines y circuitos internos.

Estructura básica de un módulo

Cada módulo sigue esta estructura:

module module_name (
  input  signals,
  output signals
);
  
  // Declaraciones internas (wires, regs, etc.)
  // Lógica (assign statements, always blocks, etc.)
  
endmodule

Partes de un módulo

Ejemplo de módulo simple

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Este módulo:

• Se llama and_gate
• Tiene dos entradas (a, b)
• Tiene una salida (c)
• Contiene una instrucción assign que define la lógica

Reglas para la estructura de los módulos

1. Un módulo por archivo es una práctica común
2. El nombre del módulo debe describir su función
3. Los puertos se enumeran entre paréntesis después del nombre

1. Las entradas siempre son input (no se pueden escribir dentro)
2. Las salidas son output (pueden ser reg o wire)
3. <strong>endmodule</strong> debe cerrar el módulo