Module Structure

Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 30 de 90.

Un módulo es el bloque de construcción básico en Verilog. Cada diseño se construye a partir de módulos que se conectan entre sí para formar sistemas más grandes.

Un module es un componente de hardware con:

Un nombre
Entradas (signals que entran)
Salidas (signals que salen)
Internal logic (lo que hace el module)

Piensa en un módulo como un chip con pines y circuitos internos.

Estructura básica de un módulo

Cada módulo sigue esta estructura:

module module_name (
  input  signals,
  output signals
);
  
  // Declaraciones internas (wires, regs, etc.)
  // Lógica (assign statements, always blocks, etc.)
  
endmodule

Partes de un module

Parte	Propósito
`module` palabra clave	Inicia la definición del module
`module_name`	Nombre del module
`( )`	Lista de puertos de input y output
`input` / `output`	Declara la dirección del puerto
Module body	Internal logic y conexiones
`endmodule`	Finaliza la definición del module

Ejemplo de módulo simple

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Este módulo:

Se llama and_gate
Tiene dos entradas (a, b)
Tiene una salida (c)
Contiene una instrucción assign que define la lógica

Reglas para la estructura de module

Un module por archivo es una práctica común
Nombre de module debe describir su función
Puertos se enumeran entre paréntesis después del nombre

Entradas always son input (no se pueden escribir dentro)
Salidas son output (pueden ser reg o wire)
<strong>endmodule</strong> debe cerrar el module

Desafío

Completa las partes que faltan para completar este módulo.

Qué hacer:

Añade el nombre del módulo my_and
Añade input para x
Añade input para y
Añade output para z
Añade la lógica Internal mediante assign

Pruébalo tú mismo

module ______ (   // Añade el nombre del módulo
  input x,       // Añade la entrada
  input y,       // Añade la entrada
  output z       // Añade la salida
);
  // Añade la sentencia assign aquí (z = x & y)
  
endmodule