Bucle While
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 59 de 90.
El bucle while repite un bloque de código mientras una condición sea verdadera. A diferencia del bucle for, no tiene un contador integrado. Debes actualizar la variable del bucle tú mismo.
Un bucle while comprueba una condición antes de cada iteración. Si la condición es verdadera, el bucle se ejecuta. Si es falsa, el bucle se detiene.
Sintaxis:
while (condition) begin
// Código a repetir
endEjemplo sencillo
integer i = 0;
while (i < 5) begin
$display("i = %d", i);
i = i + 1;
endSalida:
i = 0
i = 1
i = 2
i = 3
i = 4El bucle se ejecuta mientras i < 5.
Bucle while frente a bucle for
| Bucle for | Bucle while | |
|---|---|---|
| Contador | Integrado | Tú lo gestionas |
| Cuándo usar | Número conocido de iteraciones | Se desconoce cuándo se detendrá el bucle |
| Sintaxis | for (i=0; i<5; i=i+1) | while (i < 5) |
Bucle while en bancos de pruebas
Los bucles while son útiles cuando no sabes exactamente cuántas iteraciones necesitas:
integer i = 0;
while (i < 16) begin
$display("Testing value %d", i);
i = i + 1;
endEncontrar un valor específico
integer i = 0;
reg [7:0] data;
while (data[i] != 1) begin
i = i + 1;
end
$display("First 1 found at position %d", i);Reglas importantes
| Regla | Explicación |
|---|---|
| La condición debe volverse falsa | De lo contrario, se produce un bucle infinito |
| Actualiza la variable del bucle dentro | De lo contrario, el bucle nunca termina |
La variable del bucle debe ser integer o reg | No puede ser wire |
Usa begin/end para varias instrucciones | Es obligatorio para más de una línea |
Desafío
Qué hacer:
Añade el bucle while que falta para imprimir los números del 0 al 2.
Pruébalo tú mismo
module while_challenge;
integer i;
initial begin
i = 0;
$display("Printing 0 to 2:");
// TODO: Añade un bucle while
// Bucle mientras i < 3
// Dentro, imprime i
// Incrementa i en 1
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online