Operador módulo
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 20 de 90.
Otro operador aritmético básico es el operador módulo (%). Devuelve el resto después de la división.
Cuando divides un número entre otro, el operador módulo te indica qué queda.
| Expresión | Resultado | Explicación |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3 con resto 1 |
15 % 4 | 3 | 15 ÷ 4 = 3 con resto 3 |
8 % 2 | 0 | 8 ÷ 2 = 4 con resto 0 |
Ejemplo de código
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleUsos comunes
Comprueba si un número es par o impar:
if (number % 2 == 0)
$display("Even");
else
$display("Odd");Reinicia un contador (de 0 a 9 y después vuelve a 0):
count = (count + 1) % 10;Obtén el último dígito de un número:
last_digit = value % 10; // 123 % 10 = 3Desafío
Calcula los restos de cada expresión.
Qué hacer:
- Calcula
17 % 5y guárdalo enmod1 - Calcula
22 % 7y guárdalo enmod2 - Calcula
14 % 4y guárdalo enmod3
Pruébalo tú mismo
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online