Operador de concatenación
Parte de la sección Fundamentos del Journey de Verilog de Coddy. Lección 27 de 90.
El operador de concatenación { } combina varias señales, constantes o expresiones en un único vector más grande. Se utiliza cuando necesitas unir bits para formar valores más anchos.
Qué valores funcionan con la concatenación
Puedes concatenar:
- Cables y registros: cualquier señal
- Constantes: números como
4'b1010o8'hFF
- Expresiones: resultados de operaciones como
a + b - Replicaciones: repetir un valor varias veces
Todos los valores concatenados deben tener anchos fijos y conocidos.
Sintaxis básica: {value1, value2, value3, ...} El ancho del resultado es la suma de todos los anchos individuales.
Ejemplos
Combina dos valores de 4 bits en 8 bits:
reg [3:0] high, low;
reg [7:0] word;
word = {high, low}; // high se convierte en los 4 bits superiores, low se convierte en los 4 inferioresCombinar con constantes:
data = {4'b1010, 4'b0000}; // 8'b10100000Combina más de dos:
full = {a, b, c, d}; // Todas las anchuras se sumanReplicación
Puedes repetir un valor varias veces usando {n{value}}:
repeated = {4{4'b1010}}; // 16'b1010101010101010 (repeat 4 times)Esto es útil para la extensión de signo:
signed_8bit = {{4{sign_bit}}, value_4bit};Ejemplo de código
module concatenation_demo;
reg [3:0] upper, lower;
reg [7:0] combined;
reg [11:0] repeated;
initial begin
upper = 4'b1010;
lower = 4'b1100;
combined = {upper, lower}; // 10101100
repeated = {3{4'b1010}}; // 101010101010
$display("{upper, lower} = %b", combined);
$display("{3{4'b1010}} = %b", repeated);
$finish;
end
endmoduleSalida:
{upper, lower} = 10101100
{3{4'b1010}} = 101010101010Notas importantes
- El orden importa:
{a, b}es diferente de{b, a} - Todas las partes deben tener anchos fijos (no se permiten números sin tamaño)
- La concatenación se puede usar tanto en el lado izquierdo como en el derecho de las asignaciones
Desafío
Escribe las expresiones de concatenación correctas para cada tarea.
Qué hacer:
- Combina
ayben un resultado de 8 bits y guárdalo encombine1 - Combina
c,dyeen un resultado de 12 bits y guárdalo encombine2 - Combina
fy dos copias degen un resultado de 12 bits y guárdalo encombine3
Pruébalo tú mismo
module concatenation_challenge;
reg [3:0] a, b;
reg [3:0] c, d, e;
reg [3:0] f, g;
reg [7:0] combine1;
reg [11:0] combine2, combine3;
initial begin
a = 4'b1010;
b = 4'b0101;
c = 4'b1111;
d = 4'b0000;
e = 4'b1100;
f = 4'b1001;
g = 4'b0110;
combine1 = ______; // Combine a and b into an 8-bit result
combine2 = ______; // Combine c, d, and e into a 12-bit result
combine3 = ______; // Combine f and two copies of g into a 12-bit result
$display("{a, b} = %b", combine1);
$display("{c, d, e} = %b", combine2);
$display("{f, g, g} = %b", combine3);
$finish;
end
endmoduleEsta lección incluye un breve cuestionario. Empieza la lección para responderlo y registrar tu progreso.
Todas las lecciones de Fundamentos
1Introducción
Qué es VerilogHardware frente a softwareTu primer móduloComentariosNiveles de abstracción del diseño4Operadores, parte 1
Operadores aritméticosOperador móduloOperadores de comparaciónRepaso: matemáticas simplesOperadores bit a bit7Asignaciones y compuertas
Asignación continuaAsignación con operadoresPrimitivas de compuertas integradasCompuertas AND, OR y NOTCompuertas XOR y XNORRepaso: circuito de compuertas lógicas10Toma de decisiones
Sentencia IfIf - ElseRepaso - Comparador simpleSentencia CaseCasex y CasezRepaso - Diseño de ALU5Operadores, parte 2
Operadores lógicosOperadores de reducciónOperadores de desplazamientoOperador de concatenaciónOperador condicionalRepaso: desafío de operadores11Bucles
Bucle ForBucle WhileBucle de repeticiónBucle infinitoInstrucción DisableRepaso: patrones de bucles3Sistema numérico
Representación binariaNúmeros con tamañoNúmeros sin tamañoNúmeros negativosValores especiales X y ZRepaso: formatos numéricos6Módulos
Estructura de módulosPuertos de entrada y salidaPuertos inoutInstanciación de módulosAsignación de puertos por nombreAsignación de puertos por ordenRepaso: construir un móduloPractica por tu cuenta: Compilador de Verilog online